非易失性半导体存储装置制造方法

非易失性半导体存储装置制造方法
【专利摘要】非易失性半导体存储装置具备：被串联连接的多个固定电阻元件(R)；多个基准单元晶体管(T)；与多个基准单元晶体管(T)的栅极连接的基准字线(RWL)；与配置了多个固定电阻元件(R)的电阻路径的一端连接的第1基准数据线(RBL)；和与多个基准单元晶体管(T)的一端公共地连接的第2基准数据线(RSL)，多个基准单元晶体管(T)的另一端与固定电阻元件(R)之间的任意一个或者电阻路径的另一端连接。
【专利说明】非易失性半导体存储装置

【技术领域】
[0001] 本发明涉及非易失性半导体存储装置，尤其涉及缩小电路面积的技术。

【背景技术】
[0002] 近年，伴随作为电子设备、尤其是便携式电话（包括智能电话）、便携式音乐播放 器、数码照相机、平板终端等的需要增加，非易失性半导体存储装置的需要提高，实现大容 量化、小型化、高速改写、高速读出、以及低消耗功率动作的技术开发盛行。
[0003] 当前，非易失性存储器的主力是闪存。在闪存中，数据的改写时间是微秒或者毫秒 级，此外，数据的改写所需的电压为10V以上。因此，由于这些主要原因，从而存在搭载了闪 存的成套设备的性能提高受到阻碍的情况。
[0004] 近年，与闪存相比能够以高速/低消耗功率进行改写的新的非易失性存储器的 开发盛行。例如，有使用了电阻变化型元件作为存储元件的电阻变化型存储器（ReRAM: Resistive Random Access Memory)等。电阻变化型存储器的数据的改写时间为纳秒级，改 写时所需的电压为1. 8V程度，因此与闪存相比能够实现高速化且低消耗功率化。
[0005] 在专利文献1中，公开了 ReRAM的电路构成。ReRAM的存储单元通过电阻变化型 元件和单元晶体管的串联连接而构成。ReRAM将电阻变化型元件的电阻值在例如1ΚΩ至 1ΜΩ的范围内设定为低电阻值或者高电阻值，由此来存储"0"数据或"1"数据。
[0006] 在电阻变化型元件为低电阻状态的情况下，存储单元电流较多地流过，而在高电 阻状态的情况下，存储单元电流变少。像这样，利用存储单元电流根据电阻变化型元件的状 态而变化这一特性，通过用读出放大器电路来探测存储单元电流的差异，从而保存在存储 单元中的数据被读出。
[0007] 在此，为了用读出放大器电路来判定存储单元电流的差异，可以使用用于生成基 准电流（reference current)的基准单元。读出放大器电路通过对存储单元电流与基准电 流进行比较，来判定保存在存储单元中的数据。基准单元将例如由多晶硅电阻元件形成的 固定电阻元件和单元晶体管串联连接而构成（例如，参照非专利文献1)。通过将该固定电 阻元件的电阻值设定为对存储单元的电阻变化型元件设定的低电阻值与高电阻值的中间 值，从而读出动作时的基准电流值成为表示"0"数据以及"1"数据的存储单元电流值的中 间值。由此，读出放大器电路能够判定保存在存储单元中的数据。
[0008] 在ReRAM中，在读出动作时，生成多个种类的基准电流。例如，作为读出判定电流 而生成通常的读出判定电流、在改写时的校验读出中使用的编程校验判定电流、以及擦除 校验判定电流等多个种类的电流。进而，为了对通常读出、编程校验以及擦除校验所涉及的 判定电流按照每个芯片而存在的偏差进行补正，也存在生成多种用于对各个判定电流进行 校正的基准电流的情况。
[0009] 例如，在专利文献1的图4的构成中，在具备4个将固定电阻元件和单元晶体管串 联连接而成的电路的基准单元中，根据选择哪个单元晶体管，能够生成不同的基准电流。因 此，通过根据通常读出、编程校验、擦除校验的各动作来选择希望的单元晶体管，能够生成 必要的基准电流。
[0010] 在先技术文献 [0011] 专利文献
[0012] 专利文献1 :JP特开2004-234707号公报
[0013] 非专利文献
[0014] 非专利文献 1 :大塚涉，另外 8 名，"A 4Mb Conductive-Bridge Resistive Memory with2. 3GB/sRead-Throughput and216MB/sProgram Throughput " , 2011IEEE International Solid-State Circuits Conference Digest of Technical Papers>2011 年 2 月，P210-211


【发明内容】

[0015] 发明要解决的课题
[0016] 但是，在专利文献1的ReRAM中存在以下这种课题。具体来说，为了生成多个种类 的基准电流，如上所述，需要将电阻值处于例如1ΚΩ?1ΜΩ的范围的多个固定电阻元件配 置于基准单元。一般而言，配置于半导体装置的固定电阻元件使用由多晶硅形成的固定电 阻元件（多晶硅电阻元件）。一般的多晶硅电阻元件的薄膜电阻值为数百Ω至1ΚΩ程度， 因此为了使用多晶硅电阻元件作为基准单元的固定电阻元件，来构成电阻值处于1ΚΩ至 1ΜΩ的范围内的多个固定电阻元件，需要很多的多晶硅电阻元件。因此，ReRAM的电路面积 增大。
[0017] 另一方面，若通过专用的半导体工艺来由超高电阻的电阻元件构成固定电阻元 件，则不需要设置许多多晶硅电阻元件，因此能够缩小电路面积。但是，通过该方法，电阻变 化型存储器的制造工艺流程增大，制造成本以及芯片成本增大。
[0018] 鉴于这一点，本发明的目的在于提供一种能够生成多个种类的基准电流，并且能 够缩小电路面积的非易失性半导体存储装置。
[0019] 解决课题的手段
[0020] 为了解决上述课题，本发明采用了如下解决手段。即，非易失性半导体存储装置具 备：多个存储单元，配置为矩阵状，且分别包含单元晶体管和与所述单元晶体管的一端连接 的电阻变化存储器元件；多条第1数据线，与所述多个存储单元的各行或者各列分别对应 地设置，且与配置于该行或者该列的多个存储单元所包含的电阻变化存储器元件公共地连 接；多条第2数据线，与所述多个存储单元的各行或者各列分别对应地设置，且与配置于该 行或者该列的多个存储单元所包含的单元晶体管的另一端公共地连接；被串联连接的多个 固定电阻元件；多个基准单元晶体管；多条基准字线，与所述多个基准单元晶体管对应地 设置，且与该对应的基准单元晶体管的栅极连接；第1基准数据线，与配置了所述多个固定 电阻元件的电阻路径的一端连接；和第2基准数据线，与所述多个基准单元晶体管的一端 公共地连接。而且，所述多个基准单元晶体管的另一端与所述固定电阻元件彼此的连接点 中的任意一个、或者所述电阻路径的另一端连接。
[0021] 由此，在配置了被串联连接的多个固定电阻元件的电阻路径的一端连接有第1基 准数据线。各基准单元晶体管连接在第2基准数据线、与固定电阻元件彼此的连接点中的 任意一个或者电阻路径的另一端之间。此外，在各基准单元晶体管的栅极分别连接有对应 的基准字线。
[0022] 若驱动基准字线，则对应的基准单元晶体管导通，形成经由第2基准数据线、导通 状态的基准单元晶体管、与导通状态的基准单元晶体管连接的固定电阻元件、以及第1基 准数据线的路径。该路径的电阻值根据路径所包含的固定电阻元件的数量而决定，因此可 以根据驱动哪个基准字线来对路径的电阻值进行切换。由此，通过对第1以及第2基准数 据线施加规定的电压，从而在该路径中流过与该电阻值相应的电流（基准电流）。
[0023] 此外，各路径的电阻值，根据被串联连接的多个固定电阻元件中、哪个固定电阻元 件包含在该路径中而决定。即，能够在多个路径中共有固定电阻元件。
[0024] 因此，能够削减用于生成基准电流的固定电阻元件的个数，因此能够缩小非易失 性半导体存储装置的电路面积。
[0025] 此外，所述多个固定电阻元件、所述多条字线、以及所述多条基准字线优选由同等 的材料形成，所述多个固定电阻元件优选与所述多条字线以及所述多条基准字线的至少一 方并行地配置。
[0026] 由此，通过由与字线相同的材料来形成多个固定电阻元件以及多条基准字线，并 且将被串联连接的多个固定电阻元件与字线或者基准字线并行地配置，从而能够实现各固 定电阻元件的高效的配置。
[0027] 发明效果
[0028] 根据本发明，可提供一种能够生成多个种类的基准电流、并且能够缩小电路面积 的非易失性半导体存储装置。

【专利附图】

【附图说明】
[0029] 图1是作为本发明的一实施方式所涉及的非易失性半导体存储装置的主要部分 的存储器阵列的构成图。
[0030] 图2是表示具备图1的存储器阵列的非易失性半导体存储装置的整体构成的框 图。
[0031] 图3是表示图1的存储器阵列所包含的存储单元的构成例的图。
[0032] 图4是图3所示的存储单元的剖面图。
[0033] 图5是表示图2的非易失性半导体存储装置的各动作模式与施加于存储单元的电 压之间的关系的图。
[0034] 图6是表示图2的非易失性半导体存储装置的读出动作时的选择存储单元以及选 择基准单元的一例的图。
[0035] 图7是表示对图2的非易失性半导体存储装置进行了简化的例子的图。
[0036] 图8是表示图1的基准单元阵列所包含的固定电阻元件模块的另一构成例的图。
[0037] 图9是在图1的基准单元晶体管模块中配置了伪晶体管的情况的构成图。
[0038] 图10是表示图1的存储器阵列的另一例的构成图。
[0039] 图11是表示图10的存储器阵列所涉及的固定电阻元件模块的另一构成例的图。

【具体实施方式】
[0040] 以下，参照附图对本发明的一实施方式进行说明。
[0041] 图1是作为本发明的一实施方式所涉及的非易失性半导体存储装置的主要部分 的存储器阵列的构成图。图2是表示具备图1所示的存储器阵列的非易失性半导体存储装 置的整体构成的图。首先，对非易失性半导体存储装置的整体构成进行说明，然后，对本实 施方式的存储器阵列的详情进行说明。
[0042] 如图2所示，非易失性半导体存储装置具备：存储器阵列10、字线驱动器20、列 选通器（column gate) 21、读出放大器22、写入驱动器23、控制电路24、多条字线WL0? WLn (适当简记为WL)、作为第1数据线的多条位线BL0?BLm(适当简记为BL)、作为第2数 据线的多条源极线SL0?SLm(适当简记为SL)、多条基准字线RWL0?RWLp (适当简记为 RWL)、作为第1基准数据线的基准位线RBL、和作为第2基准数据线的基准源极线RSL。另 夕卜，作为字线WL的下标的η、作为源极线SL和位线BL的下标的m、以及作为基准字线RWL 的下标的P是自然数。
[0043] 在存储器阵列10中，配置有保存数据的多个存储单元、和生成读出动作时的基 准电流的多个基准单元。此外，存储器阵列10内的存储单元连接有字线WL0?WLn、位线 BL0?BLm、以及源极线SL0?SLm，基准单元连接有基准字线RWL0?RWLp、基准位线RBL、 基准源极线RSL。
[0044] 字线驱动器20是接受未图示的输入地址信号，并选择由该输入地址信号确定的 字线WL以及基准字线RWL来进行驱动的电路。
[0045] 列选通器21是如下电路：接受未图示的输入地址信号，选择由该输入地址信号确 定的位线BL、源极线SL、基准位线RBL、以及基准源极线RSL，并与后述的读出放大器22或 写入驱动器23连接。
[0046] 读出放大器22是判定从存储器阵列10内的存储单元中读出的数据是"0"数据还 是"1"数据的电路。通过列选通器21来选择位线BL0?BLm中的1条，并且将基准位线 RBL和所选择的位线BL与读出放大器22连接，由此从存储单元中读出数据。
[0047] 写入驱动器23是在进行对存储单元的数据的改写动作时，对该存储单元施加改 写电压的电路。具体而言，写入驱动器23,在对存储单元进行改写动作的情况下对由列选通 器21选择的位线BL或者源极线SL施加正的电压，在不进行改写动作的情况下对由列选通 器21选择的位线BL或者源极线SL施加接地电压。从写入驱动器23供给的电压经由列选 通器21被施加于所选择的位线BL或者源极线SL。
[0048] 控制电路24是控制针对存储器阵列10的、数据的读出或改写之类的各种动作模 式的电路，根据动作模式来控制字线驱动器20、列选通器21、读出放大器22、以及写入驱动 器23。
[0049] 返回图1，存储器阵列10由将多个存储单元MC配置为矩阵状的存储单元阵列11、 和配置了生成读出动作时的基准电流的多个基准单元的基准单元阵列12构成。
[0050] 存储单元阵列11具备：多个存储单元MC、字线WL0?WLn、位线BL0?BLm、和源 极线SL0?SLm。
[0051] 存储单元MC由电阻变化存储器元件和单元晶体管串联连接而构成。在此，电阻变 化存储器元件是指，能够利用电阻值的变化来记录数据的存储器元件。
[0052] 字线WL与各行的存储单元MC对应地配置，且与同一行的存储单元MC所包含的单 元晶体管的栅极相连接。位线BL与各列的存储单元MC对应地配置，且与同一列的存储单 元MC所包含的电阻变化存储器元件的一端相连接。源极线SL与各列的存储单元MC对应 地配置，且与同一列的单元晶体管的一端相连接。即，存储单元阵列11由（n+1) X (m+1)个 存储单元MC构成。另外，在本实施方式中，在存储单元阵列11内配置有与基准位线RBL连 接的伪存储单元DMC，但也可以省略伪存储单元DMC。伪存储单元DMC是指，为了使在数据 的读出动作时基准电流流过的基准位线RBL的布线负载、与存储单元电流流过的位线BL的 布线负载相等而配置的存储单元，是不保存数据的存储单元。存储单元MC以及伪存储单元 DMC的构成相同。
[0053] 图3是表示本实施方式所涉及的存储单元的构成例的图。在本实施方式中，以使 用了电阻变化型元件RR作为电阻变化存储器元件的电阻变化型存储器（ReRAM)为一例来 进行说明。
[0054] 存储单元MC由电阻变化型元件RR和单元晶体管TC串联连接而构成。而且，字线 WL与单元晶体管TC的栅极端子连接，位线BL与电阻变化型元件RR连接，源极线SL与单元 晶体管TC的源极端子连接。
[0055] 另外，在本实施方式中，虽然针对将电阻变化型元件RR连接于位线BL、将单元晶 体管TC连接于源极线SL的构成进行了说明，但也可以将单元晶体管TC连接于位线BL、将 电阻变化型元件RR连接于源极线SL。即，本实施方式所涉及的存储单元由1个单元晶体管 TC和1个电阻变化型元件RR构成，是所谓1T1R型的电阻变化型存储单元。
[0056] 图4是图3所示的存储单元的剖面图。在存储单元MC中，在半导体基板30上形 成有扩散区域31a、31b，扩散区域31a作为单元晶体管TC的源极端子而发挥作用，扩散区 域31b作为单元晶体管TC的漏极端子而发挥作用。扩散区域31a、31b之间作为单元晶体 管TC的沟道区域而发挥作用，且通过在该沟道区域上形成氧化膜32和例如作为多晶硅的 栅极电极33 (字线WL)，从而作为单元晶体管TC而发挥作用。
[0057] 单元晶体管TC的源极端子31a经由过孔34a与作为第1布线层35a的源极线SL 连接。单元晶体管TC的漏极端子31b经由过孔34b与第1布线层35b连接。第1布线层 35b经由过孔36与第2布线层37连接，进而，第2布线层37经由过孔38与电阻变化型元 件RR连接。
[0058] 电阻变化型元件RR由下部电极39、电阻变化层40、以及上部电极41构成。电阻 变化型元件RR经由过孔42与作为第3布线层43的位线BL连接。
[0059] 返回图1，基准单元阵列12具备基准字线RWL0?RWLp、基准位线RBL、和基准源极 线RSL。此外，基准单元阵列12具备固定电阻元件模块13和基准单元晶体管模块14。另 夕卜，基准单元阵列12与存储单元阵列11的列方向的至少一方相邻地配置。
[0060] 固定电阻元件模块13将多个固定电阻元件R0?Rq(适当简记为R)串联连接而 构成，形成了电阻路径。电阻路径的一端、即固定电阻元件R0的一端与基准位线RBL连接。 此外，被串联连接的多个固定电阻元件R0?Rq之间，分别连接于后述的基准单元晶体管模 块14的基准单元晶体管T0?Tp (适当简记为T)的一端。另外，作为固定电阻元件R的下 标的q以及作为基准单元晶体管Τ的下标的ρ是自然数。
[0061] 基准单元晶体管模块14由多个基准单元晶体管T0?Tp构成。基准单元晶体管T 与基准字线RWL对应地设置，且与栅极端子所对应的基准字线RWL0?RWLp相连接。基准 单元晶体管T的源极端子与基准源极线RSL公共地连接，漏极端子分别与多个固定电阻元 件R之间的任意一个连接。另外，基准单元晶体管Tp的漏极端子与电阻路径的另一端（固 定电阻元件Rq)连接。此外，将哪个基准单元晶体管Τ与哪个固定电阻元件R连接是任意 的。
[0062] 在此，一般来说，用于半导体装置的固定电阻元件由多晶硅电阻元件形成的情况 较多。因此，在本实施方式中针对使用多晶硅电阻元件作为固定电阻元件R的情况进行说 明，但是作为多晶硅电阻元件以外的电阻元件也可以使用扩散电阻元件等。
[0063] 此外，被串联连接的固定电阻元件R，优选相对于字线WL以及基准字线RWL并行地 配置。这是因为，作为固定电阻元件R的材料的多晶硅和作为字线WL以及基准字线RWL的 栅极电极材料的多晶硅相同，因此通过并行地配置能够高效地进行固定电阻元件R的布局 配置，能够实现固定电阻元件模块13的面积缩小。另外，被串联连接的固定电阻元件R也 可以与字线WL以及基准字线RWL的至少一方并行地配置。S卩，字线WL以及基准字线RWL 也可以不必并行地配置。
[0064] 基准单元阵列12具备通过固定电阻元件R和基准单元晶体管T的串联连接而构 成的、(P+1)个固定电阻值不同的基准单元。通过对基准字线RWL的任意一个进行驱动，能 够选择对应的基准单元。例如，若驱动基准字线RWL0,则由固定电阻元件R0和基准单元晶 体管T0构成的基准单元被选择。此时，形成连接基准位线RBL、固定电阻元件R0、基准单元 晶体管T0、以及基准源极线RSL的电流路径。
[0065] 此外，若驱动基准字线RWL1，则由固定电阻元件R0、R1和基准单元晶体管T1构成 的基准单元被选择。由此，形成连接基准位线RBL、固定电阻元件R0、R1、基准单元晶体管T1 以及基准源极线RSL的电流路径。
[0066] 若驱动基准字线RWL2,则形成连接基准位线RBL、固定电阻元件1?0、1?1、1?2、基准单 元晶体管T2以及基准源极线RSL的电流路径。若驱动基准字线RWL3,则形成连接基准位线 RBL、固定电阻元件R0?R3、基准单元晶体管T3以及基准源极线RSL的电流路径。
[0067] 若驱动基准字线RWLp-Ι，则形成连接基准位线RBL、固定电阻元件R0?Rq-Ι、基准 单元晶体管Τρ-l以及基准源极线RSL的电流路径。若驱动基准字线RWLp，则形成连接基准 位线RBL、固定电阻元件R0?Rq、基准单元晶体管Tp以及基准源极线RSL的电流路径。
[0068] 像这样，虽然根据进行驱动的基准字线RWL来形成电阻值不同的多个种类的电流 路径，但在各电流路径中能够共有固定电阻元件R。即，本实施方式的基准单元阵列12成为 由多个基准单元共有固定电阻元件R的构成。
[0069] 而且，通过从读出放大器22向例如基准位线RBL施加电压，从而在电流路径中流 过与该电阻值相应的基准电流。
[0070] 如上，在基准单元阵列12中，通过对基准字线RWL0?RWLp中的任意一个进行驱 动，能够选择固定电阻值不同的基准单元。即，在读出动作时能够生成/供给多个种类的基 准电流。
[0071] 接着，利用图5?图7对本实施方式所涉及的非易失性半导体存储装置的动作进 行说明。
[0072] 图5是表示本实施方式所涉及的非易失性半导体存储装置的各动作模式与施加 于存储单元的电压之间的关系的图。
[0073] 在图5中，在数据的读出动作时，通过对字线WL施加栅极电压Vg_read(例如 1. 8V)来使单元晶体管TC成为导通状态，对位线BL施加漏极电压Vread(例如0. 4V)，并 对源极线SL施加接地电压VSS(OV)。在电阻变化型元件RR为高电阻状态（重置或者编程 (program)状态）的情况下，存储单元电流少。另一方面，在电阻变化型元件RR为低电阻状 态（设置或者擦除状态）的情况下存储单元电流变多，因此通过由读出放大器22来判定这 些电流值的差异，从而可知保存在存储单元MC中的数据。
[0074] 在重置（reset)动作时（编程动作），通过对字线WL施加栅极电压Vg_reset (例 如2. 4V)来使单元晶体管TC成为导通状态，对位线BL施加漏极电压Vreset (例如2. 4V)， 并且对源极线SL施加接地电压VSS(OV)。由此，由于对电阻变化型元件RR的上部电极施加 正电压，因此电阻变化型元件RR电阻变化为高电阻状态（"0"数据）。
[0075] 此外，在设置（set)动作时（擦除动作），通过对字线WL施加栅极电压Vg_set (例 如2. 4V)来使单元晶体管TC成为导通状态，对位线BL施加接地电压VSS (0V)，并且对源极 线SL施加源极电压Vset (例如2. 4V)。由此，由于对电阻变化型元件RR的下部电极施加正 电压，因此电阻变化型元件RR电阻变化为低电阻状态（"1"数据）。
[0076] 另外，在基准单元阵列12中，在重置动作时，对基准单元进行选择，使得电流路径 的电阻值成为例如80K Ω。另一方面，在设置动作时，对基准单元进行选择，使得电流路径的 电阻值成为例如20K Ω。而且，在读出动作时，对基准单元进行选择，使得电流路径的电阻值 作为重置动作时以及设置动作时的电流路径的电阻值的中间值而成为例如40ΚΩ。
[0077] 图6是表示本实施方式所涉及的非易失性半导体存储装置的读出动作时的选择 存储单元以及选择基准单元的一例的图。
[0078] 在图6中，示出了与存储单元阵列11的字线WL0以及位线BL0连接的存储单元MC 被选择，与基准单元阵列12的基准字线RWL0连接的基准单元RMC被选择的情况。另外，源 极线SL0以及基准源极线RSL，由于在读出动作时与接地电压VSS(OV)连接，因此在图6中， 将源极线SL以及基准源极线RSL图示为接地电压VSS。
[0079] 首先，通过列选通器21，将位线BL0和基准位线RBL连接于读出放大器22。字线 WL0和基准字线RWL0被驱动，且读出放大器22向位线BL0以及基准位线RBL施加漏极电压 (例如0. 4V)，由此在存储单元MC中流过与电阻变化型元件RR的电阻值相应的存储单元电 流，并且在基准单元RMC中流过与固定电阻元件R0的电阻值相应的基准电流。
[0080] 在存储单元电流比基准电流少的情况下，即电阻变化型元件RR为高电阻状态的 情况下，读出放大器22输出"0"数据。另一方面，在存储单元电流比基准电流多的情况下， 即电阻变化型元件RR为低电阻状态的情况下，读出放大器22输出"1"数据。像这样，从存 储单元MC读出数据。
[0081] 另外，在读出动作时，期望存储单元电流与基准电流的差电流仅依赖于电阻变化 型元件RR的电阻值与固定电阻元件R0的电阻值的差异，因此期望单元晶体管TC与基准单 元晶体管T0为相同特性。具体而言，只要单元晶体管TC以及基准单元晶体管T0的栅极氧 化膜厚相同即可。或者，只要单元晶体管TC的栅极沟道长度以及栅极沟道宽度与基准单元 晶体管T0的栅极沟道长度以及栅极沟道宽度相同即可。
[0082] 图7是表示对本实施方式所涉及的非易失性半导体存储装置进行了简化的例子 的图。图7与图6所示的构成例相比详细地图示了基准单元阵列12的电路构成。如图7 所示，在本实施方式所涉及的基准单元阵列12中，为了由多个基准单元将固定电阻元件R 共用化，而将基准单元晶体管TO?T3的漏极端子连接于被串联连接的固定电阻元件R0? R3的固定电阻元件间的不同节点。通过这种构成，例如，在基准单元晶体管T3为导通状态 的情况、和基准单元晶体管T2为导通状态的情况下的不同的电流路径中，能够共有固定电 阻元件R0?R2。
[0083] 因此，即使在生成多个种类的基准电流的情况下，也能够削减固定电阻元件的数 量。以下针对这一点进行说明。
[0084] 在专利文献1的图4所示的构成中，在基准单元内，独立地配置有将晶体管和固定 电阻元件串联连接而成的4个电路。而且，通过选择任意一个电路的晶体管，从而生成与连 接于该晶体管的固定电阻元件的电阻值相应的基准电流。
[0085] 在此，如前所述，一般来说，固定电阻元件由多晶硅形成的情况较多。为了说明的 方便，将1个多晶硅电阻元件的电阻值设为1ΚΩ。此外，假设专利文献1的图4所示的、独 立的4个电路的电阻值分别为10ΚΩ、20ΚΩ、40ΚΩ、80ΚΩ。在此情况下，若要利用多晶硅电 阻元件来分别构成这些具有4个电阻值的固定电阻元件，则所需的多晶硅电阻元件的数量 将需要与各电路的电阻值相应的量。即，将需要10+20+40+80 = 150个。
[0086] 相对于此，在本实施方式中，由于能够由多个基准单元来共有作为多晶硅电阻元 件的固定电阻元件R，因此，例如若假设1个固定电阻元件R的电阻值为1ΚΩ，则只要决定 固定电阻元件R的数量，使得被串联连接的多个固定电阻元件R的合成电阻值最大成为例 如80ΚΩ即可。即只要将80个固定电阻元件R串联连接即可。因此，例如在构成电阻值为 10ΚΩ的电流路径的情况下，只要构成为将基准单元晶体管Τ和固定电阻元件R连接成在该 电流路径中包含固定电阻元件R0?R9即可。
[0087] 如上，根据本实施方式，能够由多个基准单元来共有固定电阻元件R，因此能够抑 制基准单元阵列12的电路面积的增大，同时实现多个种类的电阻值。即，能够生成多个种 类的基准电流，并且能够缩小非易失性半导体存储装置的电路面积。
[0088] 另外，虽然优选固定电阻元件R0?Rq的电阻值相同，但是也可以分别不同。艮Ρ， 固定电阻元件R0?Rq的电阻值可以任意地设定。此外，将电阻值设定得越小、并且使用越 多的固定电阻元件R，则能够生成越高精度的基准电流。
[0089] 此外，在本实施方式所涉及的基准单元阵列12中，固定电阻元件模块13也可以将 多个固定电阻元件R配置为一直线状。
[0090] 图8是表示本实施方式所涉及的基准单元阵列的固定电阻元件模块的另一构成 例的图。
[0091] 例如，在由于布局的关系等而难以将被串联连接的多个固定电阻元件R配置为一 直线状的情况下，也可以如图8(a)所示，将被串联连接的固定电阻元件R遍及多个行而配 置，并用弯曲的布线对各行彼此进行连接。另外，在图8(a)中，使固定电阻元件R弯曲的部 位和次数是任意的。
[0092] 此外，也可以通过多个固定电阻元件的并联连接来构成固定电阻元件R0?Rq的 至少1个。例如，也可以如图8(b)所示，将2个固定电阻元件并联连接来构成固定电阻元 件R0?R3。
[0093] 在将电阻值相同的固定电阻元件R配置于固定电阻元件模块13的情况下，无法获 得固定电阻元件R的电阻值以下的电阻值，但若将2个固定电阻元件并联连接来构成1个 固定电阻元件R，则其合成电阻值成为一半。因此，能够获得精度更高的电阻值。另外，在 图8(b)中，通过并联连接来构成的固定电阻元件R、进行并联连接的固定电阻元件的数量 是任意的。
[0094] 此外，在图1所示的非易失性半导体存储装置中，优选在基准字线RWL上连接伪基 准单元晶体管。
[0095] 图9是在本实施方式所涉及的基准单元晶体管模块中配置了伪基准单元晶体管 的情况的构成图。
[0096] 如图9(a)所示，在基准单元晶体管模块14中，多个伪基准单元晶体管DT和基准 单元晶体管T配置为矩阵状。在配置于同一行的伪基准单元晶体管DT以及基准单元晶体 管T的栅极连接有相同的基准字线RWL。另外，伪基准单元晶体管DT的漏极端子以及源极 端子的至少一方也可以成为开路。
[0097] 若采用这种构成，则在数据的读出动作时，在规定的字线WL和规定的基准字线 RWL被驱动的情况下，能够使该字线WL以及基准字线RWL的驱动负载电容相同。由此，因为 能够使字线WL以及基准字线RWL的上升定时同步，并且使下降定时也同步，所以能够实现 高精度且高速的读出动作。
[0098] 另外，为了使字线WL以及基准字线RWL的负载电容相同，优选与1条字线WL连接 的单元晶体管TC(包含图1所示的伪存储单元DMC的单元晶体管）的数量、和与1条基准 字线RWL连接的伪基准单元晶体管DT的数量以及基准单元晶体管T的数量的合计相同。
[0099] 此外，单元晶体管TC、基准单元晶体管T、以及伪基准单元晶体管DT优选为相同的 晶体管。即，优选这些晶体管的栅极氧化膜厚为相同尺寸，或者栅极沟道长度以及栅极沟道 宽度分别为相同尺寸。
[0100] 进而，优选位线BL以及基准位线RBL的驱动负载电容相等，且源极线SL以及基准 源极线RSL的驱动负载电容相等。因此，只要将位线BL以及源极线SL如图1所示的基准 位线RBL以及基准源极线RSL那样遍及存储单元阵列11以及基准单元阵列12来进行布线 即可。由此，在存储器阵列10中，位线BL以及基准位线RBL的驱动负载电容相等、且源极 线SL以及基准源极线RSL的驱动负载电容相等，因此能够以高精度实现高速的读出动作。 另外，也可以位线BL以及源极线SL中的至少一方遍及存储单元阵列11以及基准单元阵列 12而延伸，且基准位线RBL以及基准源极线RSL中的至少一方遍及存储单元阵列11以及基 准单元阵列12而延伸。
[0101] 此外，如图9 (b)所示，也可以将伪基准单元晶体管DT的源极端子连接于接地电压 VSS (0V)。由此，在对基准字线RWL进行驱动时，在与该基准字线RWL连接的伪基准单元晶 体管DT中，与非选择存储单元的单元晶体管同样地形成沟道。非选择存储单元是指，被供 给了接地电压VSS的、与非选择位线BL和非选择源极线SL连接的存储单元。因此，由于非 选择存储单元的单元晶体管以及伪基准单元晶体管的栅极负载电容相同，因此字线WL以 及基准字线RWL的驱动负载电容更加近似。因此，能够以更高精度实现高速的读出动作。
[0102] 另外，在图9(b)中，对仅将伪基准单元晶体管DT的源极端子连接于接地电压VSS 的情况进行了说明，但也可以仅将伪基准单元晶体管DT的漏极端子连接于接地电压VSS、 或者将伪基准单元晶体管DT的源极端子以及漏极端子双方连接于接地电压VSS。
[0103] 此外，在图9(b)中，也与图9(a)同样地，为了使位线BL以及基准位线RBL的驱动 负载电容相等、并使源极线SL以及基准源极线RSL的驱动负载电容相等，可以将位线BL以 及源极线SL遍及存储单元阵列11以及基准单元阵列12来进行布线。
[0104] 图10是表示图1的存储器阵列的另一例的构成图。对于图10的存储器阵列10， 固定电阻元件模块13和基准单元晶体管模块14在附图上位于左右方向，这一点与图1的 存储器阵列10不同。在图10中，基准字线RWL并非利用多晶硅而布线于固定电阻元件模 块13,而是例如利用金属布线而布线于固定电阻元件模块13的上层，并在基准单元晶体管 模块14中与多晶硅连接。通过像这样进行连接，如图10所示，在附图上，在基准单元晶体 管模块14的左侧的区域能够配置包含固定电阻元件R0?Rq的固定电阻元件模块13。
[0105] 即，在图1中，在存储单元阵列11与基准单元晶体管模块14之间配置了固定电阻 元件模块13,但也可以不必像那样配置。此外，也可以如图10所示，将固定电阻元件R0? Rq配置为与基准位线RBL并行。
[0106] 图11是表示图10所示的存储器阵列所涉及的固定电阻元件模块的另一构成例的 图。在多个固定电阻元件R0?Rq无法配置为一直线状的情况下，例如，也可以如图11所 示，将固定电阻元件R遍及多个列而配置，并用弯曲的布线来对各列彼此进行连接。在图11 中，固定电阻元件R的各列与基准位线RBL并行。另外，在图11中，使固定电阻元件R弯曲 的部位、次数是任意的。此外，在图11中，也可以如图8(b)所示，通过并联连接来构成至少 1个固定电阻元件R。S卩，在图11的固定电阻元件模块13中，除了配置固定电阻元件R的 方向与图8不同以外，与图8相同。
[0107] 此外，在图10中，既可以将多个固定电阻元件R如图8那样来配置，也可以如图11 那样来配置。
[0108] 以上，对本发明的实施方式进行了说明，但本发明的非易失性半导体存储装置并 非仅限定于上述的例示，对于在不脱离本发明的主旨的范围内施加了各种变更等的装置也 有效。
[0109] 此外，在本实施方式中，对采用了电阻变化型元件作为电阻变化存储器元件的构 成进行了说明，但除此以外，也可以使用磁阻变化型元件、相变型元件以及强电介质型元 件等。即，本实施方式所涉及的非易失性半导体存储装置也能够应用于磁阻变化型非易 失性存储器（MRAM:Magnetoresistive Random AccessMemory)、相变型非易失性存储器 (PRAM :Phase ChangeRandom Access Memory)、以及强电介质型非易失性存储器（FeRAM: Ferroelectric Random AccessMemory)等。
[oho] 此外，在图1所示的非易失性半导体存储装置中，将被串联连接的多个固定电阻 元件R的连接点与多个基准单元晶体管T的漏极分别连接，但不需要将各固定电阻元件R 的全部连接点与各基准单元晶体管T的漏极连接。例如，也可以省略固定电阻元件R2、R3 的连接点和基准单元晶体管T2的漏极之间的连接布线，并且省略基准单元晶体管T2。
[0111] 此外，在本实施方式中，也可以将第1数据线设为源极线SL，将第2数据线设为位 线BL。在此情况下，将第1基准数据线设为基准源极线RSL，将第2基准数据线设为基准位 线 RBL。
[0112] 具体而言，在各存储单元MC中，将单元晶体管的一端与位线BL连接，并将电阻变 化型元件的一端与源极线SL连接。此外，将各基准单元晶体管T的漏极端子与基准位线RBL 公共地连接，将源极端子与固定电阻元件R0?Rq的连接点中的任意一个、或者固定电阻元 件模块13的左端（固定电阻元件Rq)连接。然后，将固定电阻元件模块13的右端（固定 电阻元件R0)与基准源极线RSL连接即可。
[0113] 此外，在本实施方式中，说明了位线BL、源极线SL、基准位线RBL以及基准源极线 RSL与配置于行方向的字线WL以及基准字线RWL正交地配置于列方向的构成，但位线BL、 源极线SL、基准位线RBL以及基准源极线RSL的任意一者也可以与字线WL以及基准字线 RWL同样地配置于行方向。
[0114] 工业实用性
[0115] 本发明所涉及的非易失性半导体存储装置能够生成高精度的基准电流，并且能够 缩小电路面积，因此对于寻求小型化以及高性能化的各种电子设备有用。
[0116] 符号说明
[0117] 11 存储单元阵列
[0118] 12 基准单元阵列
[0119] 21 列选通器
[0120] 22 读出放大器
[0121] BL0 ?BLm 位线
[0122] SL0?SLm源极线
[0123] WL0 ?WLn 字线
[0124] RWL0?RWLp 基准字线
[0125] RBL 基准位线
[0126] RSL 基准源极线
[0127] R0?Rq 固定电阻元件
[0128] MC 存储单元
[0129] DMC 伪存储单元
[0130] TC 单元晶体管
[0131] RR 电阻变化型元件
[0132] T0?Tp 基准单元晶体管
【权利要求】
1. 一种非易失性半导体存储装置，具备： 多个存储单元，配置为矩阵状，且分别包含单元晶体管和与所述单元晶体管的一端连 接的电阻变化存储器元件； 多条字线，与所述多个存储单元的各行分别对应地设置，且与配置于该行的多个存储 单元所包含的单元晶体管的栅极公共地连接； 多条第1数据线，与所述多个存储单元的各行或者各列分别对应地设置，且与配置于 该行或者该列的多个存储单元所包含的电阻变化存储器元件公共地连接； 多条第2数据线，与所述多个存储单元的各行或者各列分别对应地设置，且与配置于 该行或者该列的多个存储单元所包含的单元晶体管的另一端公共地连接； 被串联连接的多个固定电阻元件； 多个基准单元晶体管； 多条基准字线，与所述多个基准单元晶体管对应地设置，且与该对应的基准单元晶体 管的栅极连接； 第1基准数据线，与配置了所述多个固定电阻元件的电阻路径的一端连接；和 第2基准数据线，与所述多个基准单元晶体管的一端公共地连接， 所述多个基准单元晶体管的另一端与所述固定电阻元件彼此的连接点中的任意一个、 或者所述电阻路径的另一端连接。
2. 根据权利要求1所述的非易失性半导体存储装置，其中， 所述多个固定电阻元件、所述多条字线、以及所述多条基准字线由同等的材料形成， 所述多个固定电阻元件与所述多条字线以及所述多条基准字线的至少一方并行地配 置。
3. 根据权利要求1所述的非易失性半导体存储装置，其中， 所述多个固定电阻元件与所述多条第1数据线以及所述多条第2数据线的至少一方并 行地配置。
4. 根据权利要求2所述的非易失性半导体存储装置，其中， 所述多个固定电阻元件以及所述多条字线由多晶硅形成。
5. 根据权利要求3所述的非易失性半导体存储装置，其中， 所述多个固定电阻元件由多晶硅形成。
6. 根据权利要求1所述的非易失性半导体存储装置，其中， 所述多个单元晶体管以及所述多个基准单元晶体管的栅极氧化膜厚相同。
7. 根据权利要求1所述的非易失性半导体存储装置，其中， 所述多个单元晶体管以及所述多个基准单元晶体管的栅极沟道长度以及栅极沟道宽 度相问。
8. 根据权利要求1所述的非易失性半导体存储装置，其中， 具备： 读出放大器，对保存在所述多个存储单元中的数据进行判定；和 列选通器，选择作为位线的所述多条第1数据线中的任意1条来与所述读出放大器连 接，并且将作为基准位线的所述第1基准数据线与所述读出放大器连接。
9. 根据权利要求1所述的非易失性半导体存储装置，其中， 具备： 读出放大器，对保存在所述多个存储单元中的数据进行判定；和 列选通器，选择作为位线的所述多条第2数据线中的任意1条来与所述读出放大器连 接，并且将作为基准位线的所述第2基准数据线与所述读出放大器连接。
10. 根据权利要求1所述的非易失性半导体存储装置，其中， 所述多个固定电阻元件与所述多条字线以及所述多条基准字线中的至少一方并行地 遍及多个行而配置，各行彼此通过具有弯曲部的布线而连接。
11. 根据权利要求1、2以及权利要求10中的任意1项所述的非易失性半导体存储装 置，其中， 所述多个固定电阻元件的至少1个由并联连接的多个固定电阻元件构成。
12. 根据权利要求1所述的非易失性半导体存储装置，其中， 具备伪晶体管，该伪晶体管的栅极连接于所述多条基准字线中的任意一条。
13. 根据权利要求12所述的非易失性半导体存储装置，其中， 所述多个单元晶体管、所述多个基准单元晶体管、以及所述伪晶体管的栅极氧化膜厚 相同。
14. 根据权利要求12所述的非易失性半导体存储装置，其中， 所述多个单元晶体管、所述多个基准单元晶体管、以及所述伪晶体管的栅极沟道长度 以及栅极沟道宽度相同。
15. 根据权利要求12所述的非易失性半导体存储装置，其中， 所述伪晶体管的漏极以及源极的至少一方连接于接地电位。
16. 根据权利要求1所述的非易失性半导体存储装置，其中， 包含所述多个基准单元晶体管和所述多个固定电阻元件的基准单元阵列，在包含所述 多个存储单元的存储单元阵列的列方向上相邻地配置， 所述多个第1数据线以及第2数据线的至少一方，遍及所述存储单元阵列以及所述基 准单元阵列而延伸地配置， 所述第1基准数据线以及第2基准数据线的至少一方，遍及所述存储单元阵列以及所 述基准单元阵列向与所述多个第1数据线以及第2数据线相同的方向延伸地配置。
17. 根据权利要求1所述的非易失性半导体存储装置，其中， 所述电阻变化存储器元件是电阻变化型元件。
18. 根据权利要求1所述的非易失性半导体存储装置，其中， 所述电阻变化存储器元件是磁阻变化型元件。
19. 根据权利要求1所述的非易失性半导体存储装置，其中， 所述电阻变化存储器元件是相变型元件。
20. 根据权利要求1所述的非易失性半导体存储装置，其中， 所述电阻变化存储器元件是强电介质元件。
【文档编号】G11C13/00GK104160450SQ201380012560
【公开日】2014年11月19日 申请日期:2013年2月26日 优先权日:2012年3月7日
【发明者】河野和幸, 上田孝典 申请人:松下电器产业株式会社