专利名称：小功率及高速读放大器的利记博彩app
技术领域：
本公开涉及存储电路，并且更具体地，涉及用在存储电路中的读放大器(senseamplifier)
背景技术：
诸如闪存的典型非易失存储系统含有组成整个存储系统的几个子系统电路。例如，具有地址解码子系统，该地址解码子系统把存储地址总线看作选择用于写和读的存储単元组的输入和输出字线。另外，具有输入数据驱动器，为了将新数据写入存储单元，该输入数据驱动器与存储阵列数据位线连接。并且存在由存储单元组成的存储阵列本身。为了将预先存储的数据读出存储单元，就有了读放大器子系统。为了报告或者读取存储单元的值，该子系统读出位线的数据电平。读放大电路与附接至存储单元的位线连接并且与作为存储系统的输出线的数据输出驱动器连接。由于读放大器所消耗的功率和读放大器速度的任何ー种改善因动态随机存取存储器的广泛使用而放大几倍，因此，读放大器的功耗和速度方面的问题是重要的设计问题。通过先有技术的读放大器，将位线处的电压预充电至接近读放大器的读反相器的触发点的值(即，在VDD和VSS之间的中点)。预充电减少了位线充电时间并且改善了读速度。当反相器的输入电压接近触发点时，反相器消耗大“消弧(crowbar) ”电流并且反相器的输出没有对应于数据的输入。这种消耗的电能就被浪费了。在位线预充电路径和读反相器之间的信号中还存在延迟时间。由于将位线下拉至期望的读电平是花费时间的，这就增加了数据存取时间，所以这就导致了预充电电平的过充电。即，过充电越大导致存取时间越长。在以下所论述的图I中的时序图中示出了这种情況。信号SE为读使能控制信号。信号BL表示位线电压。信号PCH为位线预充电控制信号。信号SO为读放大器的读输出信号。如图I所示，当SE和PCH在时间to处为高电平时，开始位线充电。当位线电压在时间tl处到达读电压(Vsense)时,PCH进入低电平状态。然而，位线继续在PCH进入低电平状态以后的周期的时间段内(S卩，直到时间t2)充电，导致过充电电压Vopc。假设数据“I”状态，位线电压衰减至读电压Vsense花费直到时间t3的时间，可以在该时间处检测数据状态(如通过读输出SO所示的)。在时间tl和t3之间的延迟増大了数据存取时间。最后，因为与位线共享充电不可能和在读节点上的电压上升一祥快地响应，所以位线预充电可能导致错误确定位线预充电电平。当尝试将“0”读出存储单元时，可能发生数据错误。更具体地，在长位线的情况下，位线的电容大。位线不可能和在读节点上的电压上升一祥快地响应。读节点将到达预充电电平，但是当预充电路径断开时，位线没有到达预充电电平。然后，因为共享充电，所以读节点的电压将下拉至位线电压其中该位线电压低于读电压。如果对存储单元进行弱编程(weakly-program),则单元电流稍微低于基准电流。在基准读放大器准备好以后，位线电压可能仍低于读电压。在这种情况下，发生读“0”失败。存储单 元系统的改善是急需的。
发明内容
为解决上述问题，本发明提供了一种读放大电路，包括预充电电路，被配置为响应于预充电控制信号对连接至读节点的位线预充电；以及读输出电路，读输出电路包括连接至读节点的读输出反相器，其中，读输出反相器在位线预充电期间和在位线预充电完成以后的时间段内被禁用，并且此后，读输出反相器被启用。其中，响应于表示通过基准读放大器完成读存储单元的控制信号，读输出反相器被启用。其中，存储单元为强擦除存储单元。其中，读输出电路包括开关电路，开关电路被配置为响应于控制信号启用读输出电路。其中，开关包括连接至读反相器并且响应于控制信号的头部晶体管。其中，在位线预充电完成以后的时间段，在通过读放大电路读擦除存储单元的情况下，读节点处的电压基本上低于读反相器的触发电压，从而使读反相器上的消弧电流最小化。此外,还提供了一种读放大电路,包括读输出电路,读输出电路包括连接至读节点的读输出反相器；预充电电路，被配置为响应于预充电控制信号对连接至读节点的位线预充电；预充电电平检测电路，用于提供预充电控制信号，预充电电平检测电路包括预充电电平检测电路反相器，预充电电平检测电路反相器连接至读节点并且其触发点电压小于读输出反相器的触发点电压，其中，预充电电平检测器经由预充电控制信号触发预充电电路， 以在读节点处的电压超过预充电电平检测电路反相器的触发点时，停止对位线充电；以及保持电路，连接至读节点，用于在预充电电路停止对位线充电以后的时间段内将读节点的电压保持在恒定电压。其中，恒定电压高于读输出反相器的触发点电压。其中，保持电路包括保持电路反相器，保持电路反相器的输出端连接至读节点，保持电路反相器的输入端连接至反相器的输出端。其中，将保持电路反相器连接至用于启用保持电路的开关电路，其中，开关响应于保持控制信号，保持控制信号限定保持电路将读节点的电压保持在恒定电压的时间段。其中，保持电路包括用于提供保持控制信号的电路，用于提供保持控制信号的电路包含NAND门，NAND门的输出端与保持控制信号相对应，其第一输入端连接至预充电电平检测电路反相器的输出端，其第二输入端用于从基准电流生成电路接收控制信号。 其中，将NAND门的第一输入端通过反相器连接至预充电电平检测电路反相器的输出端；以及其中，将来自基准电流生成电路的控制信号通过一对反相器连接至NAND门的第二输入端，一对反相器在一节点处连接在一起，一节点连接有电容器。其中，保持电路工作以保持恒定电压，直到当将基准电流提供给读节点以与存储单元电流进行比较的时刻。该电路进一步包括连接至读节点的基准电路，用于提供基准电流。
其中，保持电路响应于预充电控制信号而导通并且响应于来自基准电流生成电路的控制信号而截止。其中，读输出反相器在位线预充电期间和在位线预充电完成以后的时间段内被禁用，并且此后，读输出反相器被启用，响应于表示完成读强擦除存储单元的控制信号，读输出反相器被启用。
其中，预充电电平检测电路进一歩包括第二反相器，连接至预充电电平检测电路反相器的输出端；第一 NOR门；以及第ニ NOR门，其中，在第一 NOR门的输出端处提供预充电控制信号，第一 NOR门的第一输入端连接至第二反相器的输出端,第一 NOR门的第二输入端连接至第二 NOR门的输出端，第二 NOR门的第一输入端连接至第一 NOR门的输出端，第二NOR门的第二输入端用于接收读使能控制信号。其中，预充电电平检测电路进一歩包括连接至预充电电平检测电路反相器的开关，用于响应于预充电控制信号来禁用预充电电平检测电路反相器。此外，还提供了一种在读使能期间进行读放大的方法，包括以下步骤对连接至读节点的位线预充电；在位线预充电期间和在此后的时间段内，禁用连接至读输出电路的读节点的读输出反相器；在对位线预充电以后，将读节点的电压保持在恒定电压；检测来自基准电流生成电路的控制信号并且响应于检测到控制信号，停止将读节点的电压保持在恒定电压；响应于来自基准电流生成电路的控制信号，提供基准电流给读节点；在停止将读节点的电压保持在恒定电压处之后，检测来自基准读放大器的控制信号，并且响应于从基准读放大器检测到的控制信号，启用读输出反相器；以及通过所启用的读输出反相器检测连接至读节点的存储单元的数据状态。其中，恒定电压大于读输出电路的触发电压，以及其中，预充电步骤包括以下步骤检测到读节点的电压达到预定电压电平，预定电压电平小于读输出电路的触发电压；以及在检测到读节点的电压已达到预定电压电平以后，启用保持电路以执行保持的步骤。
附图示出了本发明的优选实施例，和与本公开有关的其他信息，其中图I为示出现有技术的读操作的操作时序图；图2为具有读放大器的存储电路的实施例的框图；图3为具有读放大器的存储电路的实施例的电路图；图4为具有基准读放大器的存储电路的实施例的电路图；图5为存储系统的实施例的框图；图5A示出了用于提供基准电流的电流反射镜配置；以及图6为示出图3的存储电路的操作的时序图。
具体实施例方式典型实施例的该描述适用于结合附图进行阅读，将该附图视为全部书面描述的ー部分。除非另有明确描述，否则诸如“连接”和“互连”的有关电连接、连接等的术语指的是构件直接或者间接通过中间构件彼此通信的关系。本文公开了读放大器结构，在实施例中，该读放大器结构可以减少在数据开发的周期期间所消耗的功率。该结构还提供了改善数据存取时间的良好控制的位线电压。在实施例中，为了减小消耗功率，将开关添加在读反相器中并且仅当假设读输入远低于读阈值 (在读擦除单元的情况下)时，该开关接通。为了避免上述过预充电问题，和确定位线预充电电平的错误，可以添加保持电路和另外的反相器(即，在图3中的反相器132)，该另外的反相器的阈值电压稍微低于数据读反相器的阈值电压。在下文中和图中描述了多个实施例的这些和其他特征。
图2为存储电路10的框图。存储电路10包括存储单元电路12 (例如含有闪存或者其他存储单元的非易失存储单元电路)和读放大电路(含有预充电电路14、基准电路 16、读输出电路18、预充电电平检测器20、以及保持电路22。与先有技术读放大器结构相比较，已经添加了保持电路22，将预充电电平检测器操作(经由预充电电平检测器20)与读输出分离，并且修改读输出电路18以改善节约能源。图3示出了存储电路100的实施例。存储电路100包括传统存储单元电路110。 如由熟悉存储结构的人员应该理解的，存储单元电路100包括经由字线地址控制信号 WL[O:η]和用于位线BL
的列选择控制信号YSEL[O:m]所处理的多个存储单元行和存储单元列。将逻辑‘I’ (即，擦除单元)或者逻辑‘0’存储在每个存储单元MCELL中。存储电路100包括用于提供基准电流Iref给读节点A的基准电路150。基准电路 150包括连接在大功率供电节点和读节点A之间的3个串联晶体管。具体地，基准电路150 包括标注为MP2、MPC、以及MSR的PMOS晶体管。将PMOS MP2的栅极连接至读使能控制信号SEB，该读使能控制信号SEB为读使能控制信号SE的反向信号。将PMOS MPC的栅极连接至预充电控制信号PCH，并且将PMOS MSR的栅极连接至读基准控制信号SENREF，其中从传统基准电流生成电路(在图3中没有示出)提供该读基准控制信号SENREF。同样地，仅当 SEB为低电平(即，当SE为高电平)并且PCH为低电平时，基准电路150生成基准电流IMf。 应该理解，Iref为来自传统基准电流生成电路的反射镜电流(通过SENREF所表示的)。存储电路100包括读输出电路120，该读输出电路120包括(如依照传统的)包括读反相器122，该读反相器包括PMOS晶体管MP和NMOS晶体管MN，两者的栅极端共同连接至节点A。将通过该读放大器122的电流标注为Is。将反相器122的输出标注为信号PS0。 信号PSO通过串联反相器IV5和IV6两次反向以提供读输出信号S0。与传统读输出电路不同，读反相器122具有由PMOS晶体管MPSl和MPS2所形成的头部。PMOS晶体管MPSl的栅极端连接至信号SEB，而PMOS晶体管MPS2的栅极端通过反相器IV3连接至控制信号RDY。还将NMOS晶体管MNG设置在反相器122的输出节点和低电源节点(即，接地点)之间。还将MNG的栅极通过反相器IV3连接至控制信号RDY。当信号 RDG低电平时，晶体管MNG拉动信号PSO下拉至接地电平。另外，当反相器122被禁用时， PSQ浮动，这将导致在反相器IV5中的泄露电流。MPSl和MPS2的头部配置确保读反相器122截止，直到信号RDY起作用 (asserted)。在该时间期间，没有电流(或者少量电流)通过读反相器122流动(即，电流Is为OA或者近似为0A)。如在下文中更详细地描述的，由经常读取强擦除单元(strong erased cell)的基准读放大器提供信号RDY，并且信号RDY对应于该基准读放大器的读输出(SO)。除在读周期期间其读反相器122没有截止以外，基准读放大器总是与读放大器120 相同。由于连接至基准读放大器的单元位被强擦除，所以起作用的RDY信号证实对于在可读主阵列中的任何一个强擦除単元，足够时间已经过去。然而，可以弱擦除在主阵列中的某些单元。这些单元为将需要更多时间被读取并且在传统读放大器中感应消弧电流。即使信号RDY不表示读取弱擦除単元的完整性，这标志足够时间已经过去，从而在连接至弱擦除単元的主阵列的读放大器(即，存储电路100的读放大器)中在读节点处的电压Vcmp不会接近读电压Vs。即，确信在用于读主存储器中的擦除単元的读放大器中的Vcmp远低于Vs。在读反相器122中的消弧电流可以最小化。在RDY起作用以后，读反相器被启用并且可以快速传递数据。在传统存储结构中存在基准读放大器。这些传统结构中的基准读放大器的目的是为了生成在经由输出缓冲触发器控制主读放大器输出的锁存中所使用的信号(RDY)。然而，擦除单元电流的实际值是由于重复编程而造成的降低所产生的分布。即使在本文所公开的存储电路中，也需要延迟RDY信号以覆盖该分布。为了导通读输出电路，本文所公开的实施例除了控制输出缓冲器的闭锁之外，还扩展了该便利可用的RDY控制信号的使用。存储电路100还包括预充电电平检测电路130。该预充电电平检测电路130包括含NMOS MCN和PMOS MCP的反相器132。将反相器的输入端(即，MCN和MCP的栅极端)连接至读节点A以接收对应于预充电电压电平的电压Vc，并且反相器132的输出为信号PPCH。将PMOS开关MCPU连接至反相器132并且响应于控制信号ENJSA。ENJSA为NOR门NRO的输出，该NOR门NRO具有预充电控制信号PCH和反相读使能信号SEB作为输入。当ENJSA低电平时，反相器132导通，其中，只要PCH和SEB这两者不都是低电平(S卩，当PCH或者SEB为高电平吋)，就产生ENJSA为低电平。基本上，由于SEB在整个读使能周期的时间段内为低电平(即，当SE为高电平吋)，所以当信号PCH进入低电平状态时，反相器132截止。预充电电平检测器130还包括NMOS匪5、反相器IV4、以及NOR门NRl和NR2。当位线的预充电完成吋，晶体管丽5将PPCH拉至接地电平。在位线预充电以后，ENJSA为高电平。另外，因为反相器132被禁用，所以PPCH将浮动，其中，当ENJSA为高电平吋，这将导致在反相器IV4中的泄露电流。将NOR门NRl的ー输入端连接至控制信号SEB并且另一输入端连接至信号PCH。NOR门NR2的第一输入端连接至门NRl的输出端，其第二输入端连接至IV4的输出端。反相器132的触发阈值为电压Vc。将该电压设置为低于读输出电路120的读反相器122的反相器122的触发电压Vs。这确保在位线充电至读电压Vs电平以前，预充电电平检测电路130使预充电电路140 (如下文所述)截止。如图3所示，存储电路100还包括预充电电路140，该预充电电路包括串联NMOS晶体管匪I和匪2以及PMOS晶体管MPl。通过控制信号SEB来控制晶体管匪I和匪2，通过由反相器IV2反相的预充电信号PCH来控制PMOS晶体管MPl。在节点A处将NMOS匪I的源极连接至NMOS匪2的漏极。当SE为高电平时，当预充电控制信号PCH被启用(即，高电平)时，预充电电路140运转以对节点A充电。最后，存储电路100还包括响应于控制信号SENREF和反馈控制信号PCH的保持电 路160。保持电路160包括由PMOS晶体管MP4和NMOS晶体管匪3所形成的反相器。将该反相器的输入端(即，MP4和匪3的栅极端)连接至信号SENREF。将该反相器的输出端连接至节点B处的反相器IVO的输入端。将电容器Cs连接在节点B和地线之间。将反相器IVO的输出端连接至NAND门NDO的第一输入端。将NAND门NDO的第二输入端经由反馈路径连接至经由反相器IV4的反相器132的输出端。NAND门NDO将控制信号KEEPJ提供给三态使能反相器KP，该三态使能反相器KP具有经由反馈路径连接至其输入端的输出端和还连接至读节点A的输出端。图3示出了三态使能反相器170的实施例。当KEEPJ为低电平时反相器KP运行，而当KEEPJ为高电平时该反相器KP截止。反相器KP具有设置在电压 Vk处的触发点。因此，当运转时，反相器KP在节点A处提供电压Vk。如下文中将描述的， 电压Vk、Vs、以及Vc具有如下关系Vk > Vs > Vc。如依照传统，在用于闪存的读操作期间，在对所有位线预充电以后，必定会提升用于主存储器阵列和微型存储器阵列(图5)的字线电压。用于将字线从VSS提升至校正读字线电压的时间是相当多的。控制信号SENREF表示字线读电压适用。从准备预充电的独立位线至SENREF生成之间，存在定时间隔。保持电路160在该定时间隙期间保持位线电压直到SENREF准备好。图4为基准读放大电路100A的电路图。将电路100A设计为提供用于导通读输出电路120的在图3中所示的控制信号RDY。基准读输出电路100A在多个方面与存储电路 100相同并且包括存储单元电路110A、读输出电路120A (具有反相器122A)、预充电电平检测器130A、预充电电路140A、基准电路150A、以及保持电路160A。然而，在存储电路IlOA中的每个存储单元为强擦除状态。因此，读电流Ise对应于强擦除闪存单元的单元电流。电流 Ise大于在存储电路100的存储单元电路110中的闪存单元中的正常单元电流(Ieell)。在读输出电路120A中发现在电路100A和电路100之间的其他差别。通过KEEPJ控制信号经由反相器IV3来控制头部PMOS晶体管MPS I和MPS2中的每个。即，仅当KEEPJ为高电平时， MPS I和MPS2导通。同样地，仅当KEEPJ为高电平时，反相器122A运转。将反相器122A的输出标注为信号PS0R,经由反相器IV5对该信号进行反相以提供信号PS0RB。代替反相器 IV6 (来自存储电路100)设置了 NOR门NR3。NOR门NR3的第一输入端为信号PS0RB，N0R门 NR3的第二输入端为来自预充电电平检测电路130A的预充电控制信号PCHRR。当PCHRR和 PSORB都为低电平时，信号RDY被使能(即，高电平)，否则为低电平。当已成功读取强擦除单元时，PSORB为低电平。图5为应用上述电路100和100A的基本存储读结构200的示意性示图。存储器读结构包括存储单元阵列210、响应于用于选择读位线的地址信号YADDR的位线选择块220、 读放大器组230、以及含连接至读放大器组230的数据锁存器组(例如，触发器244)的输出缓冲器240。控制信号SE使能读功能。如上所述，通过基准读放大电路234提供控制信号RDY并且表示高擦除存储单元读完成。信号SENREF为用于镜反射在微型阵列250中的电流IMf的信号。在图5A中示意性地示出了在微型阵列250和读放大器之间的电流镜反射连接。电流Iref镜反射电流IMy如下I,ef = Ima,y*SR，其中，SR为电流镜反射的比率。如由在本领域的普通技术人员所理解的，通过考虑读速度来确定SR。
信号DL为通过输出缓冲器240的延迟块242所提供的信号RDY的延迟形式。即使在用于覆盖擦除电流分布的传统结构中，延迟块242也是必不可少的。将来自触发器数据锁存器244的数据输出标注为D0UT。在通过触发器244延迟SO的锁存以前，需要几纳秒来读数据S0。参照读放大器230的组，该组包括根据图3的电路100所构成的读放大器SA 232 和根据图4的电路100A所构成的基准读放大器234。读放大器SA 232提供了读输出S0，基准读放大器234提供了控制信号RDY。现在，结合图6描述了在从存储器中读数据期间图3和图4的电路工作和图5的读结构。具体地，图6为示出信号SE、PCH、ENJSA、SENREF、KEEPJ、CMP、RDY、PSO、以及SO的定时的时序图。
如应理解，为了避免重复读逻辑“0”，在毎次读以后，需要对位线放电。重复读“0”将导致在读节点中的电荷的积累并且在重复读逻辑“0”以后，不能读逻辑“I”。当SE起作用(时间tl)时，位线放电路径(S卩，NMOS丽2)断开。位线开始充电，表示在读出点CMP( SP，在图3中的节点A)处的电压开始増加。当在该读出点处的电压Vcmp达到预充电电平检测器130的反相器132的阈值(即，Vc)时(时间t2)，PCH进入低电平状态，这使预充电电路140截止并且启用保持电路160以对CMP充电或者放电。最初，电压Vcmp从Vc上升至保持电压Vk(在时间t3处)，该保持电压高于读输出电路120的反相器122的触发电压(即，Vs)并且保持电压Vk同时等待要生成的来自微型阵列250的基准电流。因为弱编程単元的单元电流可能仍稍微下拉读节点，由于将Vk设置为等于触发电压可能导致读弱编程单元错误，所以将电压Vk设置为高于触发电压Vs。这将SENREF从高电平切換至由微型阵列的电流反射镜生成的适当电压(时间t4)，并且表示在来自微型阵列250的反射镜电流的基准电流Iref和存储单元电流Irell之间的比较开始并且保持电路160需要断开，这是在时间t5处发生的。如果读放大器SA读擦除单元(即，逻辑I),则Vcmp下降至Vss (时间t6)。当然，如果不擦除単元，则Vcmp将从Vk上升。在开始该读操作吋，因为读反相器122截止同时等待要起作用的信号RDY，所以Vcmp可能接近读电压Vs但是在读反相器122中没有电流Is流动，这是在时间t7处发生的。在读取强擦除基准存储单元以后，RDY来自电路100A的基准读放大器。在RDY起作用以后，读反相器122使能并且可以快速传送该数据(在时间t8 处)。如图6所示,导通读反相器122的延迟确保当激活读反相器122时,在CMP处的电压充分低于Vs。这使读反相器122中的消弧电流最小化。还如图6所示，保持电路160保持高于Vs的位线电压Vcmp而没有高于或者低于预充电关系(concern)。设置保持电压Vk高于Vs，使用于读擦除単元的存取时间最优化，并且避免在读这些擦除単元中的错误(即，在读逻辑I中)。可以使用仿真和存储单元建模来选择电压Vk和Vs。仅作为实例，在0. 18iim的嵌入式闪存エ艺尺寸中，可以将Vk设置为
0.74V，将Vs设置为0. 70V,以及将Vc设置为0. 69V。然而，这些值随着工艺尺寸角(processcorner)而改变。如本文详述的，读结构提供了在传统读结构上的多种改善。首先，读输出电路经由控制信号RDY保持截止，直到已知位线电压足够高于或者低于读电压Vs。激活读输出电路的这种延迟通过读输出电路的读反相器使消弧电流最小化，显著节能并避免擦除単元的数据读取中的错误，这是在以位线电压太接近读阈值开始读操作时可能发生的。其次，预充电电平检测器和读输出电路彼此分离。即，预充电电平检测器的输出控制信号PCH不取决于读输出电路的输出。这避免了无意的位线过充电。通过传统电路，将读输出用于控制预充电控制信号。这不是预充电电平检测器的实施例的情況。第三，存储读结构利用保持电路，其目的是为了将位线电压保持在高于读阈值电压的电平处，直到来自微型阵列的基准电流准备好。具体地，当位线已经达到预充电电平时，预充电电平检测器进行检测，但是由于该位线的大电容，基准电流没有迅速准备好。所以在达到预充电电平以后，存在在Ireff准备好以前的周期。通过先有技术结构，位线电压可能衰减并且当Ireff准备好时，该位线电压可能低于预充电电平。使用保持电路，保持该电压直到基准电流可用。在实施例 中，读放大电路包括预充电电路，被配置为响应于预充电控制信号，对连接至读节点的位线预充电；和读输出电路，读输出电路包括连接至读节点的读输出反相器，其中，读输出反相器在位线预充电期间和在位线预充电完成以后的时间段内被禁用，并且此后，读输出反相器被启用。在其他实施例中，读放大电路包括读输出电路,该读输出电路包括连接至读节点的读输出反相器；预充电电路，被配置为响应于预充电控制信号，对连接至读节点的位线充电；预充电电平检测电路，用于提供预充电控制信号，预充电电平检测电路包括预充电电平检测电路反相器，该预充电电平检测电路反相器连接至读节点并且其触发点电压小于读输出反相器的触发点电压，其中，预充电电平检测器经由预充电控制信号触发预充电电路，以在读节点处的电压超过预充电电平检测电路反相器的触发点时，停止对位线充电；以及保持电路，连接至读节点，用于在预充电电路停止对位线充电以后的时间段内将读节点的电压保持在恒定电压处。本文结合读放大电路的多个实施例的描述还描述了读放大方法的实施例。在一实施例中，该方法包括在读使能期间进行读放大的方法的步骤，该步骤包括以下步骤对连接至读节点的位线预充电；在位线预充电期间和在其后的时间段内，禁用连接至读输出电路的读节点的读输出反相器；在对位线预充电以后，将读节点电压保持在恒定电压处；检测来自基准电流生成电路的控制信号并且响应于检测到的控制信号，停止将读节点的电压保持在恒定电压处；响应于来自基准电流生成电路的控制信号，将基准电流提供给读节点； 在停止将读节点的电压保持在恒定电压处以后，检测来自基准读放大器的控制信号，并且响应于从基准读放大器检测到的控制信号，启用读输出反相器；以及通过启用的读输出反相器检测连接至读节点的存储单元的数据状态。尽管已经根据典型实施例描述了本发明，但是本发明不仅限于这些典型实施例。 更确切地说，在不背离本发明的等效范围和变化范围的情况下，应该将所附权利要求理解为更广泛地包括可能由本领域的技术人员所进行的本发明的其他改变和实施例。
权利要求
1.一种读放大电路，包括 预充电电路，被配置为响应于预充电控制信号对连接至读节点的位线预充电；以及读输出电路，所述读输出电路包括连接至所述读节点的读输出反相器，其中，所述读输出反相器在位线预充电期间和在位线预充电完成以后的时间段内被禁用，并且此后，所述读输出反相器被启用。
2.根据权利要求I所述的读放大电路，其中，响应于表示通过基准读放大器完成读存储单元的控制信号，所述读输出反相器被启用。
3.根据权利要求2所述的读放大电路，其中，所述存储单元为强擦除存储单元。
4.根据权利要求I所述的读放大电路，其中，所述读输出电路包括开关电路，所述开关电路被配置为响应于控制信号启用所述读输出电路。
5.根据权利要求4所述的读放大电路，其中，所述开关包括连接至所述读反相器并且响应于所述控制信号的头部晶体管。
6.根据权利要求I所述的读放大电路，其中，在所述位线预充电完成以后的时间段，在通过所述读放大电路读擦除存储单元的情况下，所述读节点处的电压基本上低于所述读反相器的触发电压，从而使所述读反相器上的消弧电流最小化。
7.一种读放大电路,包括 读输出电路，所述读输出电路包括连接至读节点的读输出反相器； 预充电电路，被配置为响应于预充电控制信号对连接至读节点的位线预充电； 预充电电平检测电路，用于提供所述预充电控制信号，所述预充电电平检测电路包括预充电电平检测电路反相器，所述预充电电平检测电路反相器连接至所述读节点并且其触发点电压小于所述读输出反相器的触发点电压，其中，所述预充电电平检测器经由所述预充电控制信号触发所述预充电电路，以在所述读节点处的电压超过所述预充电电平检测电路反相器的触发点时，停止对所述位线充电；以及 保持电路，连接至所述读节点，用于在所述预充电电路停止对所述位线充电以后的时间段内将所述读节点的电压保持在恒定电压。
8.根据权利要求7所述的读放大电路，其中，所述恒定电压高于所述读输出反相器的触发点电压。
9.根据权利要求8所述的读放大电路，其中，所述保持电路包括保持电路反相器，所述保持电路反相器的输出端连接至所述读节点，所述保持电路反相器的输入端连接至反相器的输出端。
10.一种在读使能期间进行读放大的方法，包括以下步骤 对连接至读节点的位线预充电； 在位线预充电期间和在此后的时间段内，禁用连接至读输出电路的所述读节点的读输出反相器； 在对所述位线预充电以后，将所述读节点的电压保持在恒定电压； 检测来自基准电流生成电路的控制信号并且响应于检测到所述控制信号，停止将所述读节点的电压保持在所述恒定电压； 响应于来自所述基准电流生成电路的控制信号，提供基准电流给所述读节点； 在停止将所述读节点的电压保持在所述恒定电压处之后，检测来自基准读放大器的控制信号，并且响应于从所述基准读放大器检测到的控制信号，启用所述读输出反相器；以及 通过所启用的读输出反相器检测连接至所述读节点的存储单 元的数据状态。
全文摘要
一种读放大电路包括预充电电路，被配置为响应于预充电控制信号对连接至读节点的位线预充电；和读输出电路。读输出电路包括连接至读节点的读输出反相器。读输出反相器在位线预充电期间和在位线预充电完成以后的时间段内被禁用，并且此后，读输出反相器被启用。
文档编号G11C7/06GK102623038SQ201210008188
公开日2012年8月1日 申请日期2012年1月10日 优先权日2011年1月14日
发明者刘上玄, 萧渊隆, 黄怡正 申请人:台湾积体电路制造股份有限公司