专利名称：分离栅极式快闪存储器及存储器组的利记博彩app
技术领域：
本发明涉及半导体技术领域，尤其涉及一种嵌入逻辑电路的分离栅极式快闪存储器及存储器组的其利记博彩app。
背景技术：
随机存储器，例如DRAM与SRAM在使用过程中存在掉电后存储数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮栅概念的闪存由于其具有小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。
非易失性存储器主要包括两种基本结构:栅极叠层(stack gate)结构和分离栅极式(split gate)结构。
栅极叠层结构式存储器包括依序形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶娃层、氧化物/氮化物/氧化物(oxide-nitride-oxide, 0N0)叠层和控制电子存储和释放的控制栅极多晶硅层。
分离栅极式存储器也包括形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶娃层、氧化物/氮化物/氧化物(oxide-nitride-oxide, 0N0)叠层和控制电子存储和释放的控制栅极多晶硅层。
但与栅极叠层式存储器不同的是，分离栅极式存储器还在栅极叠层结构的一侧形成用作擦除栅极(erase gate)的多晶硅层。在存储和擦写性能上，分离栅极式存储器避免了栅极叠层式存储器的过度擦写问题。
在向分离栅极式快闪存储器写入和/或擦除数据时，通常使用相对于电源电压Vcc的高电压，使源漏区形成热载流子通道，电子载流子遂穿过隔绝浮置栅极与源漏区的氧化层注入浮置栅极或从浮置栅极中抽出。
通常，分离栅极式快闪存储器为实现一定功能，周围会存在外围电路(PeripheryCircuit)，包括高压晶体管与逻辑晶体管。分离栅极式快闪存储器的控制栅极电连接至字线，分离栅极式快闪存储器的源/漏区电连接至位线。该字线电连接至行译码器且位线电连接至读/写电路。行译码器用来选择多条字线中的一条且向被选中的字线施加字线电压。该字线电压为施加到字线的用于执行读、写和/或擦除操作的电压。读/写电路用来选择多条位线中的一条并向被选中的位线施加位线电压。该位线电压为施加到位线的用于执行写、擦除和/或读操作的电压。此外，读/写电路还电连接至被选中的字线和被选中的位线，可以通过被选中的位线输出存储单元的数据。该行译码器典型地包括至少一个高压晶体管，其被配置为控制字线的电压，而读/写电路典型地包括至少一个高压晶体管，其被配置为控制位线的电压。因此，高压晶体管的击穿特性应该具有能够承受该字线电压和位线电压。
如果将分离栅极式快闪存储器、高压晶体管、逻辑晶体管都做在单独的集成芯片上，整个存储器的运行速度会受到快闪存储器和外围电路间的信号传输带宽限制。目前，现有技术中也有将分离栅极式快闪存储器嵌入高压晶体管的集成电路，也有将分离栅极式快闪存储器嵌入逻辑晶体管的集成电路。在嵌入逻辑电路的分离栅极式快闪存储器技术逐渐成熟、存储速度不断加快、成本逐渐下降的发展过程中，人们开始对其利记博彩app提出了新的要求。
所述新的要求包括:需要提供一种新的嵌入逻辑电路的分离栅极式快闪存储器利记博彩app，使得分离栅极式快闪存储器、高压晶体管、逻辑晶体管的密度增大，集成化程度高，运行速度更快，同时集成芯片更小，从而降低了每个集成芯片的成本，且应用更广泛。发明内容
本发明的目的是提供一种新的嵌入逻辑电路的分离栅极式快闪存储器，使得分离栅极式快闪存储器、高压晶体管、逻辑晶体管的密度增大，集成化程度高，运行速度更快，同时集成芯片更小，从而降低了每个集成芯片的成本，且应用更广泛。
为实现上述目的，本发明提供一种嵌入逻辑电路的分离栅极式快闪存储器的利记博彩app，包括:
提供半导体基底，所述半导体基底包括三个区域:用于形成分离栅极式快闪存储器的第一区域，用于形成高压晶体管的第二区域，用于形成逻辑晶体管的第三区域；
在所述半导体基底上形成栅氧化层；
在第一区域的栅氧化层上形成一对栅极叠层，所述每一栅极叠层包括一对依次叠加的浮置栅极、绝缘层、控制栅极、硬掩膜层，构成栅极叠层，所述栅极叠层的侧面覆盖侧m ;
在形成有所述栅极叠层的栅氧化层上淀积第一多晶硅层，所述第一多晶硅层的厚度为逻辑晶体管栅极所需多晶硅的厚度；
在所述第一多晶硅层上淀积第一氧化硅层，所述第一氧化硅层厚度为所述栅极叠层的厚度与所述第一多晶硅层厚度之差；
去除第一区域、第二区域上的所述第一氧化硅层；
淀积第二多晶硅层，所述第二多晶硅层的厚度为所述高压晶体管栅极所需多晶硅的厚度与所述第一多晶硅层厚度之差；
淀积第二氧化硅层，所述第二氧化硅层的厚度为所述栅极叠层的厚度与所述高压晶体管栅极所需多晶硅的厚度之差；
去除第一区域、第三区域上的所述第二氧化硅层；
全局形成流体材料层，填平第二多晶硅层和第二氧化硅层表面的凹槽；
全局进行回蚀，露出第二区域的第二氧化硅和第三区域的第一氧化硅；
去除第二区域的第二氧化硅和第三区域的第一氧化硅；
形成图形化光刻胶以定义分离栅极式快闪存储器字线栅极、高压晶体管栅极、逻辑晶体管栅极的区域，然后刻蚀形成分离栅极式快闪存储器字线栅极、高压晶体管栅极、逻辑晶体管栅极。
可选的，所述流体材料为有机底部抗反射材料。
可选的，所述全局回蚀的方法为干法刻蚀，所述干法刻蚀采用的刻蚀气体对多晶硅与氧化硅层刻蚀选择比范围为3:1到6:1。
可选的，所述干法刻蚀的主刻蚀气体包括HBr、CF4、CHF3、CH2F2中的至少两种，辅助刻蚀气体包括Ar、O2中的至少一种。
可选的，所述干法刻蚀工艺过程中采用在线监测控制装置，控制刻蚀不均匀性小于6 %，且使所述全局回蚀刻蚀到所述栅极叠层的硬掩膜层停止。
可选的，所述全局回蚀步骤后，所述栅极叠层的高过其两侧的多晶硅。
本发明还提供了一种嵌入逻辑电路的分离栅极式快闪存储器组的利记博彩app，所述利记博彩app包括:
提供半导体基底，所述半导体基底包括六个区域:用以分别形成分离栅极式快闪存储器的第一区域与第四区域，用以分别形成高压晶体管的第二区域与第五区域，用于分别形成逻辑晶体管的第三区域与第六区域，以形成两个相同的嵌入逻辑电路的分离栅极式快闪存储器；
在所述半导体基底上形成栅氧化层；
在第一区域与第四区域的栅氧化层上形成栅极叠层，所述栅极叠层包括依次叠加的浮置栅极、绝缘层、控制栅极、硬掩模层，所述栅极叠层的侧面覆盖侧墙；
在栅氧化层上淀积第一多晶硅层，所述第一多晶硅厚度为逻辑晶体管栅极所需多晶娃的厚度；
在所述第一多晶硅层上淀积第一氧化硅层，所述第一氧化硅层厚度为所述栅极叠层的厚度与所述第一多晶硅层厚度之差；
去除第一区域、第二区域、第四区域、第五区域上的所述第一氧化硅层；
淀积第二多晶硅层，所述第二多晶硅层的厚度为所述高压晶体管栅极所需多晶硅层的厚度与所述第一多晶硅层厚度之差；
淀积第二氧化硅层，所述第二氧化硅层的厚度为所述栅极叠层的厚度与所述高压晶体管栅极所需多晶硅层的厚度之差；
去除第一区域和第四区域、第三区域和第六区域上的所述第二氧化硅层；
全局形成流体材料层，填平第二多晶硅层和第二氧化硅层表面的凹槽；
进行全局回蚀，露出第二区域和第五区域的第二氧化硅及第三区域和第六区域的第一氧化娃;
去除第二区域和第五区域的第二氧化硅，及第三区域和第六区域的第一氧化硅；
形成图形化光刻胶以定义分离栅极式快闪存储器字线栅极、高压晶体管栅极、逻辑晶体管栅极的区域，然后刻蚀形成分离栅极式快闪存储器字线栅极、高压晶体管栅极、逻辑晶体管栅极。
可选的，所述流体材料为有机底部抗反射材料。
可选的，所述全局回蚀的方法为干法刻蚀，所述干法刻蚀采用的刻蚀气体为对多晶硅与氧化硅层刻蚀比范围为3:1到6:1的刻蚀气体。
可选的，所述刻蚀气体的主刻蚀气体包括HBr、CF4、CHF3、CH2F2中的至少两种，辅助刻蚀气体包括Ar、O2中的至少一种。
可选的，所述干法刻蚀工艺过程中采用在线监测控制装置，使刻蚀不均匀性小于6 %，且使所述全局回蚀刻蚀到所述栅极叠层的硬掩膜层停止。
可选的，进行所述全局回蚀步骤后，所述栅极叠层高过其两侧的多晶硅。
与现有技术相比，本发明具有以下优点:
本发明提供的嵌入逻辑电路的分离栅极式快闪存储器的利记博彩app，只需进行二次氧化硅淀积、二次多晶硅淀积、三次蚀刻、去除氧化硅层八个步骤，就将分离栅极式快闪存储器嵌入到高压晶体管与逻辑晶体管的外围电路中，可以在一块集成电路上制作分离栅极式快闪存储器、高压晶体管、逻辑晶体管，与单独制作分离栅极式快闪存储器、高压晶体管、逻辑晶体管相比，它大大简化了制造工艺，同时使得形成的分离栅极式快闪存储器、高压晶体管、逻辑晶体管的密度增大，运行速度更快，而且集成芯片更小，从而降低了每个集成芯片的成本。
此外，高压晶体管与逻辑晶体管的性能与其对应栅极的质量有紧密联系，上述嵌入逻辑电路的分离栅极式快闪存储器形成过程中，刻蚀停止在氧化物停止层上，使得形成的栅极没有经过刻蚀工艺形成，因此栅极质量很高。
同时，在最后形成三个区域的栅极结构时，采用的是全局回蚀的方式，不需要单独刻蚀每个部分的栅极，有利于工艺上操作容易，控制方便，工艺集成度高，节省工艺的成本，并且节省了光刻胶，和避免了对栅极材料的污染。
图1是本发明提供的嵌入逻辑电路的分离栅极式快闪存储器利记博彩app的流程图。
图2至图13是本发明提供的嵌入逻辑电路的分离栅极式快闪存储器在各个制作阶段的结构截面图。
图14至图25是本发明提供的嵌入逻辑电路的分离栅极式快闪存储器组在各个制作阶段的结构截面图。
具体实施方式
为了达到在同一个半导体衬底上形成具有不同厚度的分离栅极式快闪存储器栅极、高压晶体管栅极、逻辑晶体管栅极，并且形成较高质量的高压晶体管与逻辑晶体管的栅极，同时，达到工艺操作容易，控制方便，工艺集成度高，节省工艺成本的目的，本发明提出了图1所示的嵌入逻辑电路的分离栅极式快闪存储器的利记博彩app，具体包括:
步骤S11，提供半导体基底，该半导体基底分为三个区域:用以形成分离栅极式快闪存储器的第一区域，用以形成高压晶体管的第二区域，用于形成逻辑晶体管的第三区域；
步骤S12，在所述半导体基底上形成栅氧化层，作为栅氧化层；
步骤S13，在第一区域的栅氧化层上形成一对栅极叠层，每一栅极叠层包括依次叠加的浮置栅极、绝缘层、控制栅极、硬掩模层，栅极叠层侧面覆盖侧墙；
步骤S14，淀积第一多晶硅层，所述第一多晶硅层的厚度为逻辑晶体管栅极所需多晶娃的厚度；
步骤S15，淀积第一氧化硅层，所述第一氧化硅层厚度为所述栅极叠层的厚度与所述第一多晶硅层厚度之差；
步骤S16，去除第一区域、第二区域上的所述第一氧化硅层；
步骤S17，淀积第二多晶硅层，所述第二多晶硅层为所述高压晶体管栅极所需多晶硅的厚度与所述第一多晶硅层厚度之差；
步骤S18，淀积第二氧化硅层，所述第二氧化硅层为所述栅极叠层的厚度与所述高压晶体管栅极所需多晶硅的厚度之差；
步骤S19，去除第一区域、第三区域上的所述第二氧化硅层；
步骤S20，全局形成流体材料层，填平第二多晶硅层和第二氧化硅层表面的凹槽；
步骤S21，进行全局回蚀，露出第二区域的第二氧化硅和第三区域的第一氧化硅；
步骤S22，去除第二区域的第二氧化硅和第三区域的第一氧化硅；
步骤S23，形成图形化光刻胶以定义分离栅极式快闪存储器字线栅极、高压晶体管栅极、逻辑晶体管栅极的区域，然后刻蚀形成分离栅极式快闪存储器字线栅极、高压晶体管栅极、逻辑晶体管栅极。
下面结合附图对本发明的具体实施方式
做详细的说明。在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式
的限制。
需要说明的是，附图的目的是有助于理解本发明的实施例，而不应解释为对本发明的不当的限制。为了更清楚起见，图中所示尺寸并未按比例绘制，可能会作放大、缩小或其他改变。
另外需要说明的是，以下方法步骤中给出的厚度值并不受实施例的限制，在实际应用中嵌入逻辑电路的分离栅极式快闪存储器的尺寸可以随作调整。
第一实施例
图2至图13为本实施例的提供的嵌入逻辑电路的分离栅极式快闪存储器的制作过程中存储器的结构截面图。下面将图2至图13分别与图1结合起来说明嵌入逻辑电路的分离栅极式快闪存储器的利记博彩app。
首先执行步骤S11，提供半导体基底11，并将半导体基底11分为三个区域，分别为:用以形成分离栅极式快闪存储器的第一区域I，用以形成高压晶体管的第二区域II，用于形成逻辑晶体管的第三区域III。结构截面图如图2所示。需要说明的是，高压晶体管所在的第二区域II与逻辑晶体管所在的第三区域III在真实布局里都是位于外围电路区，因此，高压晶体管与逻辑晶体管位置关系不受本实施例所提供的图的限制。
接着执行步骤S12，在半导体基底11上形成栅氧化层12，将半导体基底11与后续将形成的分离栅极式快闪存储器浮置栅极、高压晶体管栅极、逻辑晶体管栅极隔离，结构截面图如图3所示。所述栅氧化层12为氧化硅，形成方法可以为热氧化法。
接着执行步骤S13，在第一区域I的栅氧化层12上形成一对栅极叠层，每一栅极叠层包括依次叠加的浮置栅极101、绝缘层102、控制栅极103及硬掩膜层107，结构截面图如图4所示。具体的，栅极叠层的总厚度为2300A 2500A,这里以栅极叠层的厚度2500A为例。绝缘层102可以为氧化物1021、氮化物1022、氧化物1023总共三层的ONO三明治结构，本技术领域人员应当理解的是，绝缘层102也可以为一层氮化物、或一层氧化物、或一层氮化物上形成一层氧化物等绝缘结构。硬掩膜层107在后续利记博彩app中作为全局回蚀的刻蚀停止层，可以为氮化硅层。浮置栅极101、绝缘层102、控制栅极103及硬掩膜层107侧边形成有起绝缘作用的侧墙106。
接着执行步骤S14，在栅氧化层12上淀积第一多晶硅层13，结构截面图如图5所示。第一多晶硅层13的厚度刚好为逻辑晶体管栅极所需多晶硅的厚度，例如，该厚度可以为1000A。此步骤可以采用化学气相淀积形成第一多晶硅层13。
接着执行步骤S15，在第一多晶硅层13上淀积第一氧化硅层14，结构截面图如图6所示，第一氧化硅层14与第一多晶硅层13的厚度之和与所述栅极叠层的厚度相等。具体的，第一氧化硅层14的厚度为1500A。但在实际的半导体工艺过程中，由于多种原因第一氧化硅层14与第一多晶硅层13的厚度之和只能约等于所述栅极叠层的厚度，具体的误差范围为士 100A。此步骤可以采用化学气相淀积形成第一氧化硅层14。
接着执行步骤S16，去除第一区域I和第二区域II上的第一氧化硅层14，保留第三区域III上的第一氧化硅层14，其结构截面图如图7所示。具体的，在第三区域III形成光刻胶以进行保护，采用湿法刻蚀去除第一区域I和第二区域II上的第一氧化硅层14，之后去除残余的光刻胶。本步骤中去除氧化硅的刻蚀剂可以采用氢氟酸(HF)。
接着执行步骤S17，淀积第二多晶硅层15，结构截面图如图8所示。所述第二多晶硅层15、第一多晶硅层13两者厚度之和刚好为高压晶体管栅极的厚度。此步骤形成第二多晶硅层15的方法可以为化学气相淀积。
接着执行步骤S18，淀积第二氧化硅层16，结构截面图如图9所示。所述第二氧化硅层16、第二多晶硅层15、第一多晶硅层13三者厚度之和与所述栅极叠层的厚度相等。此步骤可以采用化学气相淀积形成第二氧化硅层16。在本实施例中，淀积的第二氧化硅层16的厚度为1000A。
接着执行步骤S19，去除第一区域I和第三区域III上的第二氧化硅层16，保留第二区域II的第二氧化硅层16，其结构截面图如图10所示。具体的，在第二区域II形成光刻胶以进行保护，采用湿法腐蚀去除第一区域I和第三区域III上的第二氧化硅层16。刻蚀剂可以采用氢氟酸(HF)。
接着执行步骤S20，全局形成流体材料层17，本实施例中流体材料采用有机底部抗反射材料(Bare)，所述流体材料(Bare，有机底部抗反射材料)的流动性好，可以填充深的凹槽。本步骤中形成的流体材料层填平第二多晶硅层15和第二氧化硅层16表面的凹槽。如图11所示。
接着执行步骤S21，进行全局回蚀，以定义第一区域I上存储器擦除栅极104的厚度、字线栅极105的厚度，形成的结构截面图如图12所示。具体的，擦除栅极104、字线栅极105的厚度为2000A。由于控制栅极103上形成有硬掩膜层107，其硬度很高，可以作为全局回蚀时的刻蚀阻挡层。具体的,所述全局回蚀采用干法刻蚀,刻蚀气体为主刻蚀气体包括HBr、CF4, CHF3> CH2F2中的至少两种，辅助刻蚀气体包括Ar、O2中的至少一种。其对多晶硅与氧化硅层刻蚀比范围为3:1到6:1的刻蚀气体。在全局回蚀的过程中采用在线监测控制装置，使刻蚀不均匀性小于6%，且使所述全局回蚀刻蚀到所述栅极叠层的硬掩膜层107作为刻蚀的终止信号，刻蚀进行到所述栅极叠层的硬掩膜层107后，再持续I 2s，使得经过全局回蚀步骤后，擦除栅极104、字线栅极105的厚度小于栅极叠层的厚度总和，这样可以防止擦除栅极104及字线栅极105与控制栅极103之间产生电连接。
接着执行步骤S22:去除第二区域的第二氧化硅16和第三区域的第一氧化硅14。具体的，采用湿法刻蚀去除第二区域II和第三区域III上的氧化硅层。实际中，此步骤中的刻蚀，进行到氧化硅停止层即止，刻蚀不会伤及到作为栅极的多晶硅。本步骤中去除氧化硅的刻蚀剂可以采用氢氟酸(HF)。
最后执行步骤S23，形成存储器字线栅极105及擦除栅极104、高压晶体管栅极、逻辑晶体管栅极。具体的，形成图形化光刻胶，使第一区域1、第二区域I1、第三区域III上的局部区域覆盖有光刻胶层，并采用干法刻蚀用以形成存储器字线栅极105及擦除栅极104、高压晶体管栅极、逻辑晶体管栅极，结构截面图如图13所示。
综上所述，本发明经过二次氧化硅淀积、二次多晶硅淀积、三次蚀刻、去除氧化硅层即可将分离栅极式快闪存储器嵌入到高压晶体管与逻辑晶体管的外围电路中，使得在一块集成电路上可以同时制作分离栅极式快闪存储器、高压晶体管、逻辑晶体管。这样分离栅极式快闪存储器、高压晶体管、逻辑晶体管的密度增大，运行速度更快，同时集成芯片更小，从而降低了每个集成芯片的成本。
另外，步骤S22中刻蚀停止在氧化物停止层上，使得最终形成的栅极没有经过刻蚀工艺形成，因此栅极质量很高。并采用了在线控制装置保证刻蚀均匀性，使栅极的质量满足要求，缺陷少。
同时，在最后形成三个区域的栅极结构时，采用的是全局回蚀的方式，不需要单独刻蚀每个部分的栅极，有利于工艺上操作容易，控制方便，工艺集成度高，节省工艺的成本，并且节省了光刻胶的使用，和对栅极材料的污染。
需要说明的是，本实施例中嵌入逻辑电路的分离栅极式存储器只包括一个分离栅极式快闪存储器、高压晶体管、逻辑晶体管，但这并不能对本发明的保护范围构成限制，在半导体制造工艺中，可以在同一个半导体基底上同时制作多个分离栅极式快闪存储器、高压晶体管、逻辑晶体管，构成嵌入逻辑电路的分离栅极式存储器组。
第二实施例
图14至图25为本发明提供的嵌入逻辑电路的分离栅极式快闪存储器组的制作过程中存储器的结构截面图。下面将图14至图25分别与图1的步骤结合起来说明嵌入逻辑电路的分离栅极式快闪存储器组的利记博彩app。
本实施例形成嵌入逻辑电路的分离栅极式快闪存储器组，其包括一对同样尺寸的嵌入逻辑电路的分离栅极式快闪存储器，所述每对嵌入逻辑电路的分离栅极式快闪存储器包括:分离栅极式快闪存储器、高压晶体管、逻辑晶体管。以下利记博彩app以一对嵌入逻辑电路的分离栅极式快闪存储器为例。与第一实施例相同，仍然以带擦除栅、字线栅的分离栅极式快闪存储器为例。
首先执行步骤SlT，提供半导体基底11’，并将半导体基底11’分为六个区域，如图14所示分别为:用以形成分离栅极式快闪存储器的第一区域I与第四区域IV，用以形成高压晶体管的第二区域II与第五区域V，用于形成逻辑晶体管的第三区域III与第六区域VI，其中，第一区域I与第四区域IV相邻，用以在后续工艺中形成相邻的两对栅极叠层。需要说明的是，高压晶体管所在的第二区域II与第五区域V与逻辑晶体管所在的第三区域III与第六区域VI在真实布局里都是位于外围电路区，因此，高压晶体管与逻辑晶体管位置关系不受本实施例所提供的图的限制。此步骤与第一实施例中的步骤Sll相同。
接着执行步骤S12’，在半导体基底11’上形成栅氧化层12，其作为栅氧化层，结构截面图如图15所示。所述栅氧化层12为氧化硅，形成方法可以为热氧化法。此步骤与第一实施例中的步骤S12相同。
接着执行步骤S13’，在第一区域I与第四区域IV的栅氧化层12上各形成一对依次叠加的浮置栅极101、绝缘层102、控制栅极103及硬掩膜层107，构成栅极叠层，结构截面图如图16所示。具体的，栅极叠层的总厚度为2300A-2500A,这里以栅极叠层的厚度2500A为例。绝缘层102可以为氧化物1021、氮化物1022、氧化物1023总共三层的ONO三明治结构，本技术领域人员应当理解的是，绝缘层102也可以为一层氮化物、或一层氧化物、或一层氮化物上形成一层氧化物等绝缘结构。硬掩膜层107在后续利记博彩app中作为全局回蚀的刻蚀停止层，可以为氮化硅层。浮置栅极101、绝缘层102、控制栅极103及硬掩膜层107侧边形成有起绝缘作用的侧墙106。此步骤与第一实施例中的步骤S13相同。
需要说明的是，由于分离栅极式快闪存储器的字线栅极一般需要加高电压控制分离栅极式快闪存储器的写入/读出，因此，一对同样尺寸的由实施例一制作的嵌入逻辑电路的分离栅极式快闪存储器，形成嵌入逻辑电路的分离栅极式快闪存储器组时，为了防止高压击穿这组存储器，这对存储器要隔一定厚度的绝缘层，换句话说，一对分离栅极式快闪存储器相隔的距离大于单个分离栅极式快闪存储器的两个控制栅极103之间的距离。本实施例(第二实施例)中，形成的分离栅极式快闪存储器与实施例一相同。但需指出的是，由于这对分离栅极式快闪存储器相隔的距离较远，大于单个分离栅极式快闪存储器的两个控制栅极103之间的距离，因此在淀积多晶硅形成擦除栅104时，单个分离栅极式快闪存储器的两个控制栅极103之间的擦除栅104可以淀积很厚；然而，这对分离栅极式快闪存储器相隔的距离较远，之间的多晶硅淀积的厚度相对较小。
接着执行步骤S14’，在第二区域II与第五区域V和第三区域III与第六区域VI的栅氧化层12上淀积第一多晶硅层13，结构截面图如图17所示。第一多晶硅层13的厚度刚好为逻辑晶体管栅极的厚度，例如，该厚度可以为1000A。此步骤可以采用化学气相淀积形成第一多晶硅层13。此步骤与第一实施例S14中的步骤相同。
接着执行步骤S15’，在第一多晶硅层13上淀积第一氧化硅层14，结构截面图如图18所示，第一氧化硅层14与第一多晶硅层13的厚度之和与所述栅极叠层的厚度相等。具体的，第一氧化硅层14的厚度为1500A。但在实际的半导体工艺过程中，由于多种原因第一氧化硅层14与第一多晶硅层13的厚度之和只能约等于所述栅极叠层的厚度，具体的误差范围为士100人。此步骤可以采用化学气相淀积形成第一氧化硅层14。此步骤与第一实施例中的步骤S15相同。
接着执行步骤S16’，去除第一区域I与第四区域IV和第二区域II与第五区域V上的第一氧化硅层14，保留第三区域III与第六区域VI上的第一氧化硅层14，其结构截面图如图19所示。具体的，在第三区域III与第六区域VI上形成光刻胶以进行保护，采用湿法刻蚀去除第一区域I与第四区域IV和第二区域II与第五区域V上的第一氧化硅层14，之后去除残余的光刻胶。本步骤中去除氧化硅的刻蚀剂可以采用氢氟酸(HF)。此步骤与第一实施例中的步骤S16相同。
接着执行步骤S17’，淀积第二多晶硅层15，结构截面图如图20所示。所述第二多晶硅层15、第一多晶硅层13两者厚度之和等于刚好为高压晶体管栅极的厚度。此步骤形成第二多晶硅层15的方法可以为化学气相淀积。此步骤与第一实施例中的步骤S17相同。
接着执行步骤S18’，淀积第二氧化硅层16，结构截面图如图21所示。所述第二氧化硅层16、第二多晶硅层15、第一多晶硅层13三者厚度之和与所述栅极叠层的厚度相等。此步骤可以采用化学气相淀积形成第二氧化硅层16。在本实施例中，淀积的第二氧化硅层16的厚度为1000A。此步骤与第一实施例中的步骤S18相同。
接着执行步骤S19’，去除第一区域I与第四区域IV和第三区域III与第六区域VI上的第二氧化硅层16，保留第二区域II与第五区域V的第二氧化硅层16，其结构截面图如图22所示。具体的，在第二区域II与第五区域V形成光刻胶以进行保护，采用湿法腐蚀去除第一区域I与第四区域IV和第三区域III与第六区域VI上的第二氧化硅层16。刻蚀剂可以采用氢氟酸(HF)。此步骤与第一实施例中的步骤S19相同。
接着执行步骤S20’，全局形成流体材料层17，本实施例中所述流体材料采用有机底部抗反射材料(Bare)，所述流体材料(Bare，有机底部抗反射材料)的流动性好，可以填充深的凹槽。本步骤中形成的流体材料层填平第二多晶硅层15和第二氧化硅层16表面的凹槽。如图23所示。此步骤与第一实施例中的步骤S20相同。
接着执行步骤S21’，进行全局回蚀，以定义第一区域I与第四区域IV上的存储器擦除栅极104的厚度、字线栅极105的厚度，形成的结构截面图如图24所示。具体的，擦除栅极104、字线栅极105的厚度为2000A。由于控制栅极103上形成有硬掩膜层107，其硬度很高，可以作为全局回蚀时的刻蚀阻挡层。具体的，所述全局回蚀采用干法刻蚀，刻蚀气体为主刻蚀气体包括HBr、CF4, CHF3> CH2F2中的至少两种，辅助刻蚀气体包括Ar、O2中的至少一种。其对多晶硅与氧化硅层刻蚀比范围为3:1到6:1的刻蚀气体。在全局回蚀的过程中采用在线监测控制装置，使刻蚀不均匀性小于6%，且使所述全局回蚀刻蚀到所述栅极叠层的硬掩膜层107作为刻蚀的终止信号，刻蚀进行到所述栅极叠层的硬掩膜层107后，再持续I 2s，使得经过全局回蚀步骤后，擦除栅极104、字线栅极105的厚度小于栅极叠层的厚度总和，这样可以防止擦除栅极104及字线栅极105与控制栅极103之间产生电连接。此步骤与第一实施例中的步骤S21相同。
接着执行步骤S22’:去除第二区域II与第五区域V的第二氧化硅16和第三区域III与第六区域VI的第一氧化硅14。具体的，采用湿法刻蚀去除第二区域II与第五区域V和第三区域III与第六区域VI的氧化硅层。此步骤与第一实施例中的步骤S22相同。
实际中，此步骤中的刻蚀，进行到氧化硅的停止层即止，刻蚀不会伤及到作为栅极的多晶硅。本步骤中去除氧化硅的刻蚀剂可以采用氢氟酸(HF)。
最后执行步骤S23’，形成存储器字线栅极105及擦除栅极104、高压晶体管栅极、逻辑晶体管栅极。具体的，形成图形化光刻胶，使第一区域1、第二区域I1、第三区域II1、第四区域IV、第五区域V、第六区域VI上的局部区域覆盖有光刻胶层，并采用干法刻蚀用以形成存储器字线栅极105及擦除栅极104、高压晶体管栅极、逻辑晶体管栅极，结构截面图如图25所示。此步骤与第一实施例中的步骤S23相同。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
1.一种嵌入逻辑电路的分离栅极式快闪存储器的利记博彩app，其特征在于，包括: 提供半导体基底，所述半导体基底包括三个区域:用于形成分离栅极式快闪存储器的第一区域，用于形成高压晶体管的第二区域，用于形成逻辑晶体管的第三区域； 在所述半导体基底上形成栅氧化层； 在第一区域的栅氧化层上形成一对栅极叠层，每一栅极叠层包括依次叠加的浮置栅极、绝缘层、控制栅极、硬掩膜层，所述栅极叠层的侧面覆盖侧墙； 在形成有所述栅极叠层的栅氧化层上淀积第一多晶硅层，所述第一多晶硅层的厚度为逻辑晶体管栅极所需多晶硅的厚度； 在所述第一多晶硅层上淀积第一氧化硅层，所述第一氧化硅层厚度为所述栅极叠层的厚度与所述第一多晶硅层厚度之差； 去除第一区域、第二区域上的所述第一氧化硅层； 淀积第二多晶硅层，所述第二多晶硅层的厚度为所述高压晶体管栅极所需多晶硅的厚度与所述第一多晶硅层厚度之差； 淀积第二氧化硅层，所述第二氧化硅层的厚度为所述栅极叠层的厚度与所述高压晶体管栅极所需多晶硅的厚度之差； 去除第一区域、第三区域上的所述第二氧化硅层； 全局形成流体材料层，填平第二多晶硅层和第二氧化硅层表面的凹槽； 全局进行回蚀，露出第二区域的第二氧化硅和第三区域的第一氧化硅； 去除第二区域的第二氧化硅和第三区域的第一氧化硅； 形成图形化光刻胶以定义分离栅极式快闪存储器字线栅极、高压晶体管栅极、逻辑晶体管栅极的区域，然后刻蚀形成分离栅极式快闪存储器字线栅极、高压晶体管栅极、逻辑晶体管栅极。
2.根据权利要求1所述的利记博彩app，其特征在于，所述流体材料为有机底部抗反射材料。
3.根据权利要求1所述的利记博彩app，其特征在于，所述全局回蚀的方法为干法刻蚀，所述干法刻蚀采用的刻蚀气体对多晶硅与氧化硅刻蚀选择比范围为3:1到6:1。
4.根据权利要求3所述的利记博彩app，其特征在于，所述干法刻蚀的主刻蚀气体包括HBr、CF4, CHF3> CH2F2中的至少两种，辅助刻蚀气体包括Ar、O2中的至少一种。
5.根据权利要求3或4所述的利记博彩app，其特征在于，所述干法刻蚀工艺过程中采用在线监测控制装置，控制刻蚀不均匀性小于6%，且使所述全局回蚀刻蚀到所述栅极叠层的硬掩膜层停止。
6.根据权利要求1所述的利记博彩app，其特征在于，所述全局回蚀步骤后，所述栅极叠层的闻过其两侧的多晶娃。
7.一种嵌入逻辑电路的分离栅极式快闪存储器组的利记博彩app，其特征在于，所述利记博彩app包括: 提供半导体基底，所述半导体基底包括六个区域:用以分别形成分离栅极式快闪存储器的第一区域与第四区域、用以分别形成高压晶体管的第二区域与第五区域、用于分别形成逻辑晶体管的第三区域与第六区域， 以形成两个相同的嵌入逻辑电路的分离栅极式快闪存储器；在所述半导体基底上形成栅氧化层； 在第一区域与第四区域的栅氧化层上形成栅极叠层，所述栅极叠层包括依次叠加的浮置栅极、绝缘层、控制栅极、硬掩模层，所述栅极叠层的侧面覆盖侧墙； 在栅氧化层上淀积第一多晶硅层，所述第一多晶硅层厚度为逻辑晶体管栅极所需多晶娃的厚度； 在所述第一多晶硅层上淀积第一氧化硅层，所述第一氧化硅层厚度为所述栅极叠层的厚度与所述第一多晶硅层厚度之差； 去除第一区域、第二区域、第四区域、第五区域上的所述第一氧化硅层； 淀积第二多晶硅层，所述第二多晶硅层的厚度为所述高压晶体管栅极所需多晶硅层的厚度与所述第一多晶硅层厚度之差； 淀积第二氧化硅层，所述第二氧化硅层的厚度为所述栅极叠层的厚度与所述高压晶体管栅极所需多晶硅层的厚度之差； 去除第一区域和第四区域、第三区域和第六区域上的所述第二氧化硅层； 全局形成流体材料层，填平第二多晶硅层和第二氧化硅层表面的凹槽； 进行全局回蚀，露出第二区域和第五区域的第二氧化硅和第三区域和第六区域的第一氧化硅； 去除第二区域和第五区域的第二氧化硅，及第三区域和第六区域的第一氧化硅； 形成图形化光刻胶以定义分离栅极式快闪存储器字线栅极、高压晶体管栅极、逻辑晶体管栅极的区域，然后刻蚀形成分离栅极式快闪存储器字线栅极、高压晶体管栅极、逻辑晶体管栅极。
8.根据权利要求7所述的利记博彩app，其特征在于，所述流体材料为有机底部抗反射材料。
9.根据权利要求7所述的利记博彩app，其特征在于，所述全局回蚀的方法为干法刻蚀，所述干法刻蚀采用的刻蚀气体为对多晶硅与氧化硅层刻蚀比范围为3:1到6:1的刻蚀气体。
10.根据权利要求9所述的利记博彩app，其特征在于，所述刻蚀气体的主刻蚀气体包括HBr、CF4, CHF3> CH2F2中的至少两种，辅助刻蚀气体包括Ar、O2中的至少一种。
11.根据权利要求9所述的利记博彩app，其特征在于，所述干法刻蚀工艺过程中采用在线监测控制装置，使刻 蚀不均匀性小于6%，且使所述全局回蚀刻蚀到所述栅极叠层的硬掩膜层停止。
12.根据权利要求7所述的利记博彩app，其特征在于，进行所述全局回蚀步骤后，所述栅极置层闻过其两侧的多晶娃。
全文摘要
本发明提供一种嵌入逻辑电路的分离栅极式快闪存储器及存储器组的利记博彩app，经过二次氧化硅淀积、二次多晶硅淀积、三次蚀刻、去除氧化硅层即可在一块集成电路上同时制作分离栅极式快闪存储器、高压晶体管、逻辑晶体管。使得分离栅极式快闪存储器、高压晶体管、逻辑晶体管的密度增大，运行速度更快，同时集成芯片更小，从而降低了每个集成芯片的成本。另外，使得栅极没有经过刻蚀工艺形成，因此栅极质量很高。在最后形成三个不同的栅极结构时，采用的是全局回蚀的方式，不需要单独刻蚀每个部分的栅极，有利于工艺上操作容易，控制方便，工艺集成度高，节省工艺的成本，并且节省了光刻胶，和避免了对栅极结构的污染。
文档编号G11C11/34GK103107076SQ20111035830
公开日2013年5月15日 申请日期2011年11月11日 优先权日2011年11月11日
发明者王友臻, 周儒领, 詹奕鹏 申请人:中芯国际集成电路制造(上海)有限公司