专利名称：具有片内终结电路的非易失性存储器件及其控制方法
技术领域：
示范性实施例涉及包括片内终结电路(on-die termination circuit)的非易失性存储器件及其控制方法。
背景技术：
半导体存储器件主要可以分为易失性存储器件和非易失性存储器件。易失性存储器件的写入速度很快，但其中存储的内容在切断电源时消失。在另一方面，非易失性存储器件即使在切断电源时也保留其中存储的内容。由于这个原因，利用非易失性存储器件来存储无论是否供应电力都要保留的内容。具体来说，作为一种非易失性存储器件类型，快闪存储器被应用于大容量辅助存储器件，因为利用快闪存储器可以实现比传统的电可擦除可编程只读存储器(EEPROM)更高的集成密度。移动状况可能需要高集成密度、低功率和高可靠性的非易失性存储器件。在设计高速非易失性存储器件时，需要解决与数据/地址/控制的输入和输出相关联的AC特性。 AC特性不基于集成电路器件或用于控制集成电路器件的控制器的特性，而是基于连接两个或更多个器件的通道的特性。因此，在高速集成电路器件设计期间可以考虑通道特性。通道特性改善的例子包括使用片内终结(on-die termination, 0DT)电路或者片外(Off-chip)驱动器电路。可通过ODT电路调整信号线的阻抗。例如，利用ODT电路，通道阻抗可被调整成具有大约50欧姆的值。但是，在使用ODT电路的情况下，数据完整性提高了，但功耗增加了。
发明内容
本发明概念的示范性实施例可以提供一种非易失性存储器件，其包括连接到输入 /输出电路的片内终结电路；以及基于命令和控制信号检测选通(strobe)信号的前同步信号并且在前同步信号时段内激活片内终结的片内终结控制逻辑。本发明概念的示范性实施例可以提供片内终结方法，该方法包括基于与写使能信号同步接收的外部命令或外部提供的控制信号来检测输入/输出数据的前同步信号时段或者后同步信号时段。根据至少一个实施例的一种非易失性存储器件包括输入/输出级和被配置成在数据传输(data transfer)操作期间多次改变所述输入/输出级的阻抗的片内终结控制逻辑。根据本发明概念的至少一个示范性实施例的一种非易失性存储器件通过在要求数据可靠性的时段内激活ODT来提供高速度和低功率特性。
结合附图，从下面的简要描述将更清晰地理解示范性实施例。图1-图17表示这里描述的非限制性、示范性实施例。图1是示出根据本发明概念的示范性实施例的存储设备的框图；图2是定时图，其示出了在图1的非易失性存储器件中的片内终结操作；图3是示出根据本发明概念的示范性实施例的非易失性存储器件的框图；图4是根据本发明概念的示范性实施例示出图3的第一 ODT控制逻辑的电路图；图5是示出图3的第一 ODT控制电路和解码器的操作的定时图；图6是示出根据本发明概念的其他示范性实施例的非易失性存储器件的框图；图7是根据本发明概念的示范性实施例示出图6的ODT电路的电路图；图8是根据本发明概念的示范性实施例示出图6的ODT控制逻辑的框图；图9是状态图，其根据本发明概念的示范性实施例示出了图8的命令检测逻辑的操作；图10是状态图，其根据本发明概念的示范性实施例示出了图8的引脚检测逻辑的操作；图11是状态图，其根据本发明概念的示范性实施例示出了图8的ODT禁用逻辑的操作；图12是定时图，其示出了根据本发明概念的其他示范性实施例的非易失性存储器件的读操作；图13是定时图，其示出了根据本发明概念的其他示范性实施例的非易失性存储器件的写操作；图14是流程图，其示出了用于图6的ODT控制逻辑中的ODT电路的控制方法；图15是框图，其示出了根据本发明概念的示范性实施例的固态盘(SSD)系统；图16是框图，其示出了根据本发明概念的示范性实施例的存储器系统；以及图17是框图，其示出了根据本发明概念的示范性实施例的计算系统。应该注意，这些附图旨在示出在某些示范性实施例中采用的方法、结构和/或材料的一般特性，并对下面提供的书面描述进行补充。但是，这些附图不按比例，并且可能不精确反映任意给定实施例的精确的结构或性能特性，并且不应该被解释为限定或者限制示范性实施例所包含的值或者属性的范围。例如，为了清晰，分子、层、区域和/或结构元件的相对厚度和定位可能被减小或夸大。在各个附图中使用类似或者相同的参考数字旨在指示存在类似或者相同的元素或者特征。
具体实施例方式现在将参考附图更全面地描述示范性实施例，在附图中示出了实施例。但是，示范性实施例可被以很多不同的形式具体实施，并且不应被理解为限于这里给出的实施例，相反，提供这些实施例以使本公开将是透彻和完整的，并且将向本领域技术人员全面传达示范性实施例的概念。在附图中，为了清晰夸大了层和区域的厚度。在附图中相同的参考数字指示相同的元素，因此将省略对它们的描述。将会理解，当一元素被称为“连接”或者“耦合”到另一元素时，其可能直接连接或者耦合到该另一元素，或者，可能存在居间的元素。相反，当一元素被称为“直接连接”或者 “直接耦合”到另一元素时，不存在居间的元素。相同的数字通篇指示相同的元素。如这里所使用的那样，术语“和/或”包括相关联的所列项目中的一个或更多个的任意和全部组合。 用来描述元素或者层之间的关系的其他词汇应该被用相同方式解释(例如，“在...之间” 相对于“直接在...之间”，“相邻”相对于“直接相邻”，“在...上面”相对于“直接在...上面”)。将会理解，尽管这里可能使用术语第一、第二、第三等来描述各种元素、部件、区域、层和/或部分，这些元素、部件、区域、层和/或部分不应受这些术语限制。这些术语仅用来将一个元素、部件、区域、层或部分与另一元素、部件、区域、层或部分区别。因此，下面讨论的第一元素、部件、区域、层或部分可以被称为第二元素、部件、区域、层或部分而不偏离示范性实施例的教导。为了使如图所示的一个元素或者特征对另外元素或者特征的关系描述起来容易描述，这里可能使用空间关系术语，例如“在之下”、“在下面”、“下方”、“在...以下”、 “在...以上”、“上方”等。将会理解，除了图中描绘的取向之外，空间关系术语预期还包含使用或者操作中的设备的不同取向。例如，如果图中的设备被反转，则被描述为“在其他元素或者特征下面”、“在其他元素或者特征之下”、“在其他元素或者特征以上”的元素将被取向为“在其他元素或者特征以上”。因此，示范性术语“在下面”和“在...以下”能够包含上面和下面的取向。设备可以被另外取向(旋转90度或者处于其他取向)，并且这里使用的空间关系描述语被相应地解释。此外，也将会理解当层被称作在两个层“之间”时，其可能是这两个层之间的唯一层，或者，也可能存在一个或更多个居间层。这里使用的术语仅仅是为了描述具体实施例的目的，并非旨在限制本发明概念。 如这里使用的那样，预期单数形式“一”、“一个”和“该”也包括复数形式，除非上下文明确地另有规定。还将会理解，当在本说明书中使用时，术语“包含”规定存在所陈述的特征、组成部分、步骤、操作、元素，和/或部件，但是不排除存在或者添加一个或更多个其他的特征、 组成部分、步骤、操作、元素，和/或部件，和/或其组。这里参考剖视图描述了示范性实施例，剖视图是示范性实施例的理想化实施例 (和中间结构)的示意性图示。这样，例如作为制造技术和/或容差的结果，预期图示形状的偏差。因此，示范性实施例不应该被理解为限于这里示出的区域的特定形状，而是要包括从例如制造产生的形状上的偏差。例如，被示出为矩形的注入区域可能具有圆形或者弯曲特征和/或在其边缘具有注入浓度的梯度而非从注入到非注入区域的突变。同样地，通过注入形成的掩埋区可能导致掩埋区和注入通过其发生的表面之间的区域中的某种注入。因此，在图中示出的区域在本质上是示意性的，并且其形状并非旨在示出器件区域的实际形状，并且也并非旨在限制示范性实施例的范围。除非另外限定，否则这里使用的所有术语(包括技术和科学术语)具有和本发明概念所属技术领域技术人员通常理解的相同的含义。还将会理解，术语——例如在常用词典中定义的那些，应该被解释为具有和其在相关技术和/或本说明书的上下文中的含义一致的含义，并且将不被以理想化或者过于正式地意义解释，除非在这里明确地如此限定。
这里，使用快闪存储器件作为例子以便描述本发明概念的示范性实施例的特性和功能。但是，示范性实施例不被如此限制。例如，示范性实施例可以应用于PRAM、MRAM、 ReRAM, FRAM、NOR快闪存储器，和/或诸如此类的存储器。图1是示出根据本发明概念的示范性实施例的存储设备的框图。参考图1，存储设备可以包括存储器控制器10、非易失性存储器件20和由信号线形成的通道30。存储器控制器10可以响应于主机的读/写请求，并且可以控制非易失性存储器件20来编程和读数据。存储器控制器10可以在文件系统和非易失性存储器件20之间使用例如快闪转换层 (flash translation layer, FTL)的算法以便隐藏非易失性存储器件20的删除操作。存储器控制器10可以检测并校正从非易失性存储器件20读取的数据中的错误。在与非易失性存储器件20交换数据时，存储器控制器10可以使用选通信号DQS。非易失性存储器件20可以包括即使断电也能够保持所存储的数据的非易失存储元件。非易失性存储器件20可以从存储器控制器10接收控制信号(例如/RE、/WE, /CE、 ALE、CLE和/或诸如此类)。控制信号可以被通过控制信号线31传输。非易失性存储器件20可以与存储器控制器10交换选通信号(此后称作DQS信号)和输入/输出数据。可以在非易失性存储器件20和存储器控制器10之间通过DQS信号线32交换DQS信号，并且可以在非易失性存储器件20和存储器控制器10之间通过数据线33交换输入/输出数据。可以使用DQS信号提供用于确定输入/输出数据的逻辑值的参考时间点。在高速数据交换时，利用DQS信号有可能提供精确判断输入/输出数据的时间点。根据本发明概念的示范性实施例的非易失性存储器件20可以包括片内终结 (ODT)电路。非易失性存储器件20可以通过ODT电路调整输入/输出级的阻抗。通过调整阻抗(例如增大电阻值)，可以减小输入/输出数据和控制信号的摆动(swing)电压电平宽度。因为通过阻抗调整，信号加载(signal loading)可以变得清晰，所以过冲 (over-shoot)/欠冲(under-shoot)现象可以显著地减少。如果ODT电路被激活，则输入/ 输出数据和控制信号的波形可以是稳定的，因此可以提高数据可靠性。根据本发明概念的至少一个示范性实施例的非易失性存储器件20可以通过控制信号和命令控制ODT电路的开启时间点。非易失性存储器件20可以在写入数据实际上被接收的时段内开启ODT电路。如果数据输入结束，则ODT电路可以被关断。在读操作，ODT 电路可以被开启以接收在数据输出时间点实际需要的控制信号。如果数据输出结束，则在数据输出时间点激活的用于控制信号的ODT电路可以被关断。可以通过命令或控制信号的变化控制非易失性存储器件20中的ODT电路。图2是定时图，示出了在图1的非易失性存储器件中的片内终结操作。参考图2， 根据本发明概念的至少一个示例实施例的非易失性存储器件20可以检测控制信号(例如/ RE、/WE和/或DQS)的转变状态以确定ODT电路的开启和关断时间点。如果数据输入/输出被激活(在信号R/W的‘L’)，并且选通信号DQS和/或读使能信号/RE的前同步信号时间点被检测到，则ODT电路可以被开启。可以通过输入/输出控制信号(例如/WE和/或/ RE)的转变来检测数据输入/输出的激活时间点。选通信号DQS的前同步信号时段可以被设置到DQS电平可以第一次转换到逻辑‘0’的时段。选通信号DQS的后同步信号时段可以被设置到读/写操作的结束时间点(R/W上升沿)。
这里，容易理解，选通信号DQS的波形可以根据存储器件的特性而不同地变化。在读操作选通信号DQS可以对应于读使能信号/RE。如果ODT电路被开启，则数据信号DQ的电平可被改变。在ODT电路被开启之前，可以把由单电平信号(CMOS信号)传输的信号改变为差分信号。如果ODT电路被开启，则接收数据信号DQ的输入缓冲器可以被从CMOS输入缓冲器改变为伪差分信号输入缓冲器。如果ODT电路被开启，则接收选通信号DQS的输入缓冲器可以被从CMOS输入缓冲器改变为差分信号输入缓冲器。如果ODT电路被开启，则接收读使能信号/RE的输入缓冲器可以被从CMOS输入缓冲器改变为差分信号输入缓冲器。 如果ODT电路被开启，则大量信号电平可被相对降低。已知指示噪声容限的眼开度(eye opening)根据通过测量眼图特性获取的结果而增加。如果ODT电路被开启，则被传输的数据或信号的可靠性可以增加。这里，可以通过对控制信号和/或输入命令进行解码来确定读/写操作的开始和结束时间点。图3是示出根据本发明概念的示范性实施例的非易失性存储器件的框图。参考图 3，非易失性存储器件100可以包括ODT电路150、用于控制ODT电路150的解码器160、第一 ODT控制电路170和第二 ODT控制电路180。这里，解码器160、第一 ODT控制电路170 和第二 ODT控制电路180可以组成ODT控制逻辑。单元阵列(cell array) 110可以包括与位线和字线相连的存储单元(memory cell)。行解码器120可以响应于地址ADD选择字线。行解码器120可以给被选择的字线供应各种字线电压，所述字线电压可被从电压产生器(未示出)提供。在写操作，行解码器 120可以给被选择的字线供应编程电压(例如大约15V到20V)和验证电压，并给未被选择的字线供应通过电压(pass voltage) 0在读操作，行解码器120可以给被选择的字线供应读电压(例如大约5V)，并给未被选择的字线供应通过电压。根据工作模式，页缓冲器130可以作为写驱动器和/或感测放大器(sense amplifier)工作。例如，页缓冲器130可以在读工作模式作为感测放大器工作并在写工作模式作为写驱动器工作。在把写数据写入单元阵列110中时，页缓冲器130可以把地电压 (例如0V)供应给被选择的存储单元的位线。页缓冲器130可以把预充电电压(例如Vcc) 供应给被禁止编程的存储单元的位线。输入/输出电路140可以暂时存储通过输入/输出焊盘接收的命令和/或编程数据。输入/输出电路140可以将暂时存储的数据传输到页缓冲器130中。输入/输出电路140可以把接收的命令和控制信号的电平传输到解码器160 中。输入/输出电路140可以包括数据输入缓冲器和数据输出缓冲器。ODT电路150可以调整对应于输入/输出焊盘141和142和/或控制焊盘143的信号线的阻抗。如果ODT模式被激活，则ODT电路150可以利用为ODT模式设置的阻抗值调整阻抗。响应于第一 ODT控制电路170和/或第二 ODT控制电路180，ODT电路150可以进入和/或终止ODT模式。ODT电路150可被连接在输入/输出电路140和焊盘141-143 之间以调整阻抗。如果ODT电路150被激活，则每一焊盘141、142和143的阻抗(或电阻) 可被调整到目标值。ODT电路150可被形成为与输入/输出电路140共享驱动器，该驱动器可以形成数据输出缓冲器。解码器160可以通过可以从输入/输出电路140提供的控制信号(例如/CE、CLE、 ALE、/WE、/RE、DQS和/或诸如此类)来解码命令。解码器160可以通过设置的特征命令(aset feature command)输出ODT模式信号0DT_mode。ODT模式信号0DT_mode可以被提供给第一和第二 ODT控制电路170和180。解码器160可以解码读/写命令以产生写命令标志信号W_CMD flag (W_CMD标志)和读命令标志信号R_CMD flag (R_CMD标志)。写命令标志信号W_CMD flag可被提供给第一 ODT控制电路170，并且读命令标志信号R_CMD flag可以被提供给第二 ODT控制电路180。写命令标志信号W_CMD flag和读命令标志信号R_CMD flag可以保持有效直到接收到下一命令为止。参考控制信号/CE、CLE、ALE、/RE等的状态，解码器160可以产生输入使能信号 Din_Enable和输出使能信号Dout_Enable。输入使能信号DiruEnable可以指示数据的输入可被激活。输入使能信号DiruEnable可被提供给第一 ODT控制电路170。输出使能信号 Dout_Enable可以指示数据的输出可被激活。输出使能信号Dout_Enable可被提供给第二 ODT控制电路180。解码器160可以解码从输入/输出电路140提供的选通信号DQS和/ 或读使能信号/RE。解码器160可以检测选通信号DQS的下降沿以产生DQS检测信号DQS_ DET。解码器160可以检测读使能信号/RE的下降沿以产生/RE检测信号/RE_DET。第一 ODT控制电路170可以接收ODT模式信号0DT_mode、输入使能信号Din_ Enable、写命令标志信号1^1 flag和数据选通检测信号DQS_DET。这里，ODT模式信号 0DT_mode、输入使能信号Din_Enable、写命令标志信号W_CMD flag和数据选通检测信号 DQS_DET可以被统称为写操作状态信号。但是，容易理解，写操作状态信号可以由例如ODT 模式信号0DT_mode、输入使能信号Din_Enable、写命令标志信号1^1 flag和数据选通检测信号DQS_DET中的两个或三个形成。在写操作模式，第一 ODT控制电路170可以参考写操作状态信号来激活与数据信号DQ和选通信号DQS连接的ODT电路150。第二 ODT控制电路180可以从解码器160接收ODT模式信号0DT_mode、输出使能信号Dout_Enable、读命令标志信号R_CMD flag和读使能检测信号/RE_DET。这里，ODT模式信号0DT_mode、输出使能信号Dout_Enable、读命令标志信号R_CMD flag和读使能检测信号/RE_DET可以被统称为读操作状态信号。但是，容易理解，读操作状态信号可以由例如输出使能信号Dout_Enable、读命令标志信号R_CMD flag和读使能检测信号/RE_DET形成。 在读工作模式，第二 ODT控制电路180可以参考读操作状态信号来激活与读使能信号/RE 连接的ODT电路150。尽管可以通过设置的特征命令预先激活ODT模式，但是第一和第二 ODT控制电路 170和180也可以在数据实际上可以被交换的时间点激活ODT电路150。根据本发明概念的至少一个示范性实施例的非易失性存储器件100可以通过最小化和/或减少ODT电路150 的激活时段(active period)降低功耗。图4是根据本发明概念的示范性实施例示出图3的第一 ODT控制逻辑的电路图。 参考图4，第一 ODT控制电路170可以从解码器160接收写操作状态信号。写操作状态信号包括ODT模式信号ODTjnode、输入使能信号Din_Enable、写命令标志信号W_CMD flag和 DQS检测信号DQS_DET。与非门Gl可以接收输入使能信号DiruEnable和DQS检测信号DQS_ DET的反相版本(inverted version)。传输门(pass gate) PG可以受与非门Gl的输出控制。当输入使能信号DiruEnable被激活并且同时DQS检测信号DQS_DET变为逻辑‘0’时， 传输门PG可以被导通。第一 ODT控制电路170可以包括反相器INV1-INV6。写命令标志信号W_CMD flag和ODT模式信号ODTjnode可被提供给与非门G2。当写命令标志信号评^! flag被设置为逻辑‘1’并且由设置的特征命令在内部激活的ODT模式信号ODTjnode变为逻辑‘1’时，第一 ODT控制信号0DT_Em可被激活。与非门G3可被连接成接收电源使能信号PWR_pInitial和输入使能信号DiruEnable。电源使能信号PWR_ plnitial可以是指示电源在初始操作可被正常初始化的标志信号。与非门G3的输出可被提供给NMOS晶体管TRl的栅极。提供给与非门G2的写命令标志信号W_CMD flag可能被电源使能信号PWR_pInitial和输入使能信号DiruEnable 截断。当数据输入结束时，输入使能信号DiruEnable可被解除激活(deactivated)，并且 NMOS晶体管TRl可被与非门G3的输出导通。同时，第一 ODT控制信号0DT_Em可被停止激活(inactivated)，并且ODT电路150可以终止ODT模式。举例描述了第一 ODT控制电路170的配置。但是，容易理解，第二 ODT控制电路可以被配置成和第一 ODT控制电路170相同。可以通过利用读命令标志信号R_CMD flag、输出使能信号Dout_Enable、第二 ODT控制信号0DT_EN2和/RE检测信号/RE_DET分别替换写命令标志信号W_CMD flag、输入使能信号Din_Enable、第一 ODT控制信号0DT_Em和DQS 检测信号DQS_DET，来配置第二 ODT控制电路180。图5是示出图3的第一 ODT控制电路170和解码器160的操作的定时图。这里， 可以假设通过设置的特征命令设置的ODT模式信号ODTjnode在激活状态中是逻辑‘ 1’。如果芯片使能信号/CE被激活为低并且在TO命令锁存使能信号CLE转变到逻辑‘1’，可以与写使能信号/WE同步地接收写命令WRITE。通过写命令WRITE的输入，写命令标志信号 CMD flag可以转变到逻辑‘1’。这样设置的写命令标志信号W_CMD flag的电平可被保持到接收到下一命令为止。如果写命令WRITE的输入完成，则可激活控制信号ALE，并且可以接收地址位 A0-A4,直到Tl为止。此后，当在Tl控制信号ALE被解除激活时，输入使能信号DiruEnable 可以被激活为高。如果地址的输入结束，则在T2可以激活选通信号DQS。如果检测到选通信号DQS的前同步信号，则DQS检测信号DQS_DET可以转变到逻辑‘0’。在此条件下，如图 4中所示，第一 ODT控制电路170可以激活第一 ODT控制信号0DT_Em。当在T3控制信号 /CEXLE和ALE中的任何一个转变时，输入使能信号DiruEnable可被解除激活。响应于输入使能信号DiruEnable的解除激活，第一 ODT控制信号0DE_Em可被解除激活为低(逻辑 ‘0’)。T3可以对应于选通信号DQS的后同步信号。图6是示出根据本发明概念的其他示范性实施例的非易失性存储器件的框图。参考图6，非易失性存储器件200可以包括单元阵列210、行解码器220、页缓冲器230、输入/ 输出电路M0、0DT电路250、0DT控制逻辑260和电压产生器270。单元阵列210可以包括多个非易失存储单元，其中每一个均可以与位线和字线相连。多位数据可存储在每一存储单元中，所述存储单元是多级单元。在NAND快闪存储器的情况下，单元阵列210可以包括 NAND单元串，其中每一个可以形成垂直或者水平通道。在单元阵列210由垂直NAND快闪结构形成的情况下，可在垂直方向堆叠多个字线。每一字线可以形成单元串中的存储单元的控制栅极。存储单元通道可以在垂直方向形成。行解码器220可以解码地址ADD以选择单元阵列210的字线其中之一。行解码器 220可以给单元阵列210的被选择字线供应字线电压，所述字线电压可从电压产生器270提供。例如，在写工作模式，行解码器220可以给被选择字线供应编程电压，并给未被选择字线供应通过电压。行解码器220可以把选择电压提供给选择线SSL和GSL。页缓冲器230 可以根据工作模式作为写驱动器和/或感测放大器工作。在写操作，页缓冲器230可以把对应于要被编程的数据的电压传输到单元阵列210的位线。在读操作，页缓冲器230可以感测存储在被选择存储单元中的数据以将感测到的数据传输到输入/输出电路M0。输入/输出电路240可以把输入数据传输到页缓冲器230和/或把来自页缓冲器的数据传输到外部设备。输入/输出电路240可以把输入的命令和/或控制信号传输到 ODT控制逻辑沈0。尽管在图6中未示出，但输入/输出电路240可以包括输入缓冲器和输出缓冲器。ODT电路250可以调整对应于输入/输出线的阻抗。ODT电路250可以响应于来自ODT控制逻辑沈0的ODT控制信号0DT_EN执行ODT操作。当接收到ODT控制信号0DT_ EN时，ODT电路250可以调整输入/输出电路240和焊盘241、242及243之间的阻抗。如果ODT控制信号0DT_EN被激活，则ODT电路250可以被驱动以使对应于各个焊盘M1J42 及M3的输入或输出阻抗被调整到目标值。ODT控制逻辑260可以参考可通过输入/输出电路240接收的命令、可通过控制引脚接收的控制信号/CE、/RE、ALE、CLE和DQS，以及由设置的特征命令设置的ODT模式信号 0DT_mode，来控制ODT电路250。当接收的命令CMD和控制信号/CE、/RE、ALE、CLE和DQS满足特定条件时，ODT控制逻辑260可以输出激活ODT电路250的ODT使能信号0DT_EN。在另一方面，当接收的命令CMD和控制信号/CE、/RE、ALE、CLE和DQS不满足特定条件时，ODT 控制逻辑260可以输出解除激活ODT电路250的ODT禁用信号0DT_DIS。电压产生器270可以产生要供应给字线的字线电压和用于偏置可以形成存储单元的体(bulk)(例如阱区)的电压。要供应给字线的字线电压可以包括编程电压、通过电压、读电压和/或诸如此类。利用根据本发明概念的示范性实施例的非易失性存储器件 200,ODT电路250的激活可被限于进行数据输入/输出的时间点。有可能最小化和/或降低根据ODT电路的激活导致的功耗。图7是根据本发明概念的示范性实施例示出图6的ODT电路的电路图。参考图7， ODT电路250可以包括用于调整输入/输出线(I/O线)的阻抗的多个电阻器和多个开关 PM1-PM7和匪1-NM7，输入/输出线(I/O线)可以与输入/输出焊盘241连接。可以把用于控制开关的ODT控制码提供给开关的栅极。如果ODT使能信号0DT_EN被激活，则ODT控制码 PU0-PU6可被提供给上拉开关PM1-PM7。上拉电阻器(例如1R、2R、4R、8R、16R、32R和64R) 可以被设置成具有选择的电阻值。如果ODT控制码PD0-PD6被提供给下拉开关匪1-NM7，则下拉电阻器的大小可被调整。如果ODT禁用信号0DT_DIS被激活，则可以中断把ODT控制码PUO-PTO和PD0-PD6供应给开关PM1-PM7和匪1-NM7。阻抗值可以恢复到一般阻抗值而非用于ODT模式的终结阻抗值。图8是根据本发明概念的示范性实施例示出图6的ODT控制逻辑的框图。参考图 8，ODT控制逻辑260可以包括命令检测逻辑沈2、引脚检测逻辑沈4、ODT禁用逻辑266和 ODT使能逻辑沈8。命令检测逻辑262可以检测用于激活ODT电路250的读和/或写命令。 命令检测逻辑262可以接收可根据设置的特征命令的执行设置的ODT模式信号0DT_mode。 命令检测逻辑262可以接收从输入/输出电路240提供的命令码CMD code (CMD码)。命令码CMD code可以对应于在命令锁存使能信号CLE可以被激活的时间点可通过I/O焊盘接收的码值。在ODT模式信号DOTjnode被激活的条件下，命令检测逻辑沈2可以根据命令码值输出命令标志信号CMD flag (CMD标志)。例如，当接收到一般读命令00h_30h时，命令检测逻辑262可以激活命令标志信号 CMD flag以便提供输入控制信号(例如/RE)作为ODT使能模式。根据至少一个示范性实施例，在接收到一般读命令00h-30h后，命令检测逻辑262可以在地址的输入完成时激活命令标志信号CMD flag.当编程命令80h或8 可被与命令锁存信号CLE同步地接收时，命令检测逻辑262可以激活命令标志信号CMD flag。ODT使能逻辑286可以在选通信号引脚和数据输入/输出引脚上激活ODT模式。命令检测逻辑262可以不响应于可能不要求高数据可靠性的读命令。例如，当接收到状态读命令70h时，命令检测逻辑262可以输出非激活状态的命令标志信号CMD flag。引脚检测逻辑264可以检测通过引脚接收的控制信号/RE、ALE、CLE和DQS，并且可以输出指示ODT电路250是否可被激活的引脚标志信号PIN flag。当在读操作检测到读使能信号/RE的下降沿时，引脚检测逻辑264可以在目标时段期间保持引脚标志信号PIN flag的激活状态。引脚检测逻辑264可以在写操作检测控制信号ALE、CLE和DQS可以被维持在逻辑‘0’的前同步信号时段，并且可以根据检测结果使引脚标志信号PIN flag转变到激活状态。ODT禁用逻辑266可以检测控制信号/CE、ALE和CLE的变化以禁用被激活的ODT 电路250。例如，如果芯片使能信号/CE在读或者写工作模式转变到逻辑‘1’，则ODT禁用逻辑266可以输出ODT禁用信号0DT_DIS用于解除激活ODT电路250。如果命令锁存使能信号CLE和地址锁存使能信号ALE中的任何一个在读和/或写工作模式转变到逻辑‘1’， 则ODT禁用逻辑266可以输出ODT禁用信号0DT_DIS用于解除激活ODT电路250。ODT使能逻辑268可以根据命令标志信号CMD flag和引脚标志信号PIN flag的逻辑值激活或者解除激活ODT使能信号0DT_EN。例如，ODT使能逻辑268可以通过与门在逻辑上组合信号 CMD flag和PIN flag,并且可以输出ODT使能信号0DT_EN作为逻辑组合结果。ODT控制逻辑260可以根据命令码和控制引脚的状态控制ODT电路250。非易失性存储器件200可以把ODT电路250激活为保障数据可靠性所需的最小时间。非易失性存储器件200可以高速传输数据，并且可以保障数据可靠性，并且可以降低功耗。图9是根据本发明概念的示范性实施例示出了图8的命令检测逻辑的操作的状态图。这里，可以假设根据设置的特征命令的执行提供的ODT模式信号ODTjnode是逻辑‘ 1’。 参考图9，作为命令检测逻辑沈2的输出，命令标志信号CMD flag可以处于逻辑‘1’或‘0’ 状态。命令标志信号CMD flag的逻辑‘1’状态可以指示命令标志信号CMD flag是激活的。 逻辑‘0’状态可以指示命令标志信号CMD flag是非激活的。将在当前的命令标志信号CMD flag是逻辑‘1’状态的条件下描述状态转变。可以假设从输入/输出电路240提供的命令码可以是‘00h’。iOOh'命令对应于读模式RD。 命令标志信号CMD flag可以保持逻辑‘1，状态。如果命令码是‘70h，，其指示对于ODT模式的激活来说不必要的状态读命令Matus RD，则命令标志信号CMD flag可以转变到逻辑 ‘0’状态。如果从输入/输出电路240提供的命令码是对应于写命令的‘80h’(串行数据输入)和/或‘ 8 ’(随机数据输入)，则命令标志信号CMD flag可以维持逻辑‘1’状态。 如果当前的命令码是对应于对于激活ODT模式不必要的状态读命令Matus RD的‘70h’，则命令标志信号CMD flag可以保持逻辑‘0’状态。
在命令标志信号CMD flag处于逻辑‘ 1，状态时通过输入/输出电路240接收的命令码可以是对应于读模式的‘00h’。命令标志信号CMD flag可以保持逻辑‘1’状态。如果命令码是对应于对于激活ODT模式不必要的状态读命令Matus RD的‘70h’，则命令标志信号CMD flag可以转变到逻辑‘0’状态。如果命令码是写和/或读命令，则命令标志信号 CMD flag可以转变到逻辑‘1，状态。命令标志信号CMD flag可以是逻辑‘0’状态。如果从输入/输出电路240提供的命令码是对应于读模式的‘00h’，则命令标志信号CMD flag可以转变到逻辑‘1’状态。 如果命令码是对应于对于激活ODT模式不必要的状态读命令Matus RD的‘70h’，则命令标志信号CMD flag可以保持逻辑‘0’状态。如果从输入/输出电路240提供的命令码是对应于写命令的‘80h’(串行数据输入)或‘8 ’(随机数据输入)，则命令标志信号CMD flag可以转变到逻辑‘1’状态。命令检测逻辑262的操作可以通过根据特定命令码的例子描述。但是，本发明概念的示范性实施例不限于这些例子。为了清晰使用了特定的命令码而非限制示范性实施例。图10是状态图，其根据本发明概念的示范性实施例示出了图8的引脚检测逻辑的操作。根据图10，引脚检测逻辑264根据控制信号/RE、ALE、CLE和DQS的变化的操作可被图示。引脚标志信号PIN flag可以是引脚检测逻辑264的具有逻辑‘1’状态的输出。在读使能信号/RE被激活(在/RE下降时)的情况下，引脚标志信号PINflag可以保持逻辑 ‘1’状态。如果在写操作在前同步信号时段内检测到控制信号DQS、ALE和CLE同时是逻辑 ‘0’，则检测结果可以指示接收到有效的数据。引脚检测逻辑264可以把引脚标志信号PIN flag维持在逻辑‘1’状态。如果在引脚标志信号PIN flag具有逻辑‘1’状态时读使能信号/RE的逻辑‘1’状态在目标时段上被维持，则引脚标志信号PIN flag可以转变到逻辑‘0’ 状态。如果在引脚标志信号PIN flag具有逻辑‘1，状态时控制信号DQS、ALE和CLE中的任何一个上升到逻辑‘1’，则引脚标志信号PIN flag可以转换到逻辑‘0’状态。引脚标志信号PIN flag可以是引脚检测逻辑沈4的具有逻辑‘0’状态的输出。如果读使能信号/RE在特定时段上维持逻辑‘1，状态，则引脚标志信号PINflag可以维持逻辑‘0，状态。如果读使能信号/RE被激活(在/RE下降时)，引脚标志信号PIN flag可以通过引脚检测逻辑264转变到逻辑‘1’状态。如果在写操作在前同步信号时段内检测到控制信号DQS、ALE和CLE同时是逻辑‘0’，则引脚标志信号PIN flag可以通过引脚检测逻辑 264转变到逻辑‘1，状态。使用控制信号/RE、ALE、CLE和DQS的变化通过例子描述了引脚检测逻辑沈4的操作。但是，有可能通过针对有效数据的输入/输出的各种控制信号的组合来描述引脚检测逻辑沈4。示范性实施例不限于这里用于说明目的的特定控制信号。图11是状态图，其根据本发明概念的示范性实施例示出了图8的ODT禁用逻辑的操作。参考图11，ODT禁用逻辑266根据控制信号/CE、ALE和CLE的变化的控制操作可被图示。作为ODT禁用逻辑沈6的输出的ODT禁用信号0DT_DIS的逻辑值可以是‘1’。在这种情况下，ODT电路250可以终结ODT模式。如果芯片使能信号/CE在此条件下处于逻辑‘1’，则ODT禁用信号0DT_DIS可以保持逻辑‘1’状态。尽管在ODT禁用信号0DT_DIS处于逻辑‘1，状态时，控制信号ALE和CLE中的至少一个可以转变到逻辑‘1，状态，但是ODT禁用信号0DT_DIS可以仍然维持逻辑‘1’状态。如果在ODT禁用信号0DT_DIS处于逻辑‘1’ 状态时检测到控制信号/CE、ALE和CLE是‘0’，则ODT禁用信号0DT_DIS可以转变到逻辑 ‘0’状态。ODT禁用信号0DT_DIS可以处于逻辑‘0’状态。在此条件下，如果检测到芯片使能信号/CE是‘1’，0DT禁用信号0DT_DIS可以转变到逻辑‘1’状态。尽管在ODT禁用信号 0DT_DIS处于逻辑‘0’状态时，控制信号ALE和CLE中的至少一个可以转换到逻辑‘1’状态，但是ODT禁用信号0DT_DIS可以转换到逻辑‘1’状态。如果在ODT禁用信号0DT_DIS 处于逻辑‘0’状态时检测到控制信号/CE、ALE和CLE是‘0’，ODT禁用信号0DT_DIS可以保持逻辑‘0’状态。举例描述检测控制信号/CE、ALE和CLE的变化并使ODT电路250停止活动的ODT 禁用逻辑266的操作。有可能通过设计变化不同地实施ODT禁用逻辑沈6，以便在数据输入 /输出时段的最小时段内激活ODT电路250。图12是定时图，其示出了根据本发明概念的其他示范性实施例的非易失性存储器件的读操作。参考图12，可被根据读命令和读使能信号的输入控制的ODT电路的操作可被图示。由设置的特征命令设置的ODT模式信号ODTjnode可以是逻辑‘1’。在T0，可以与写使能信号/WE同步地接收读命令(例如00h、30h)。通过输入/输出级接收的命令和地址可以被命令锁存使能信号CLE和地址锁存使能信号ALE锁存。命令标志信号CMD flag(未示出)可根据读命令OOh和30h被激活。如果检测到读使能信号/RE的下降沿，则引脚检测逻辑沈4(参考图8)可以激活引脚标志信号PIN flag。ODT使能逻辑268 (参考图8)可以激活ODT电路250 (参考图6)。 如果ODT电路250在读工作模式被激活，则对读使能信号/RE的ODT操作可被支持。在芯片使能信号/CE可以被停止激活的T2，0DT使能信号0DT_EN可以被停止激活。因此，在T2， ODT电路250可被禁用。图13是定时图，其示出了根据本发明概念的其他示范性实施例的非易失性存储器件的写操作。参考图13，可以描述可根据写命令和选通信号DQS的输入控制的ODT电路的操作。由设置的特征命令设置的ODT模式信号ODTjnode可以是逻辑‘1’。在T0’，可以与写使能信号/WE同步地接收写命令(例如80h)。通过输入/输出级接收的命令和地址可以被命令锁存使能信号CLE和地址锁存使能信号ALE锁存。如果写命令80h被锁存，则命令检测逻辑沈2(参考图8)可以激活命令标志信号CMD flag(未示出)。如果控制信号CLE和ALE转变到逻辑‘0’，并且选通信号DQS正在下降，则引脚检测逻辑沈4(参考图8)可以激活引脚标志信号PIN flag。可以通过信号CMD flag和PIN flag的激活来激活ODT使能信号0DT_EN。ODT禁用逻辑266可以使ODT禁用信号0DT_DIS 转变到逻辑‘0’状态。这可以使ODT电路250(参考图6)能够在Tl’被开启。在写操作可以在DQS引脚和用于接收写数据的I/O引脚上激活ODT模式。在写数据的输入结束以后，在T2’，控制信号/CE、ALE和CLE中的任何一个可以转变到逻辑‘1’。此时，ODT禁用逻辑266可以使ODT禁用信号0DT_DIS转变到逻辑‘1’。这意味着ODT电路250可被停止激活并且I/O和DQS引脚上的ODT模式可被终止。图14是流程图，其示出了用于图6的ODT控制逻辑中的ODT电路的控制方法。参考图6到图8和图14，在步骤SllO中，ODT控制逻辑沈0(参考图6)可以接收通过输入/ 输出电路240提供的控制信号和命令(参考图6)。读或写命令可以被提供为在I/O引脚接收的命令码(例如‘00h’或‘80h’ )。这些命令可以被与命令锁存使能信号CLE同步地提供给输入/输出电路M0。可以通过控制信号引脚把控制信号提供给输入/输出电路M0。 输入/输出电路240可以把接收到的控制信号/RE、ALE、CLE、DQS, /CE和/WE传输到ODT 控制逻辑沈0。在步骤S120中，ODT控制逻辑沈0中的命令检测逻辑262可以解码接收到的命令码CMD code以输出命令标志信号CMD flag。引脚检测逻辑264可以检测控制信号/RE、 ALE、CLE和DQS的变化以输出引脚标志信号PINflag。ODT使能逻辑268可以参考命令标志信号CMD flag和引脚标志信号PIN flag的值输出ODT使能信号0DT_EN。如果ODT使能信号0DT_EN处于非激活状态(NO)，则该方法可以前进到步骤S160，其中，ODT电路250可以被维持在关断状态中。如果ODT使能信号0DT_EN处于激活状态(YEQJU该方法可以前进到步骤S130，其中，ODT电路250可被开启。在步骤S130中，因为ODT使能信号0DT_EN被激活，所以ODT电路250可以在对应于前同步信号的时间点被开启。对应于输入/输出数据和/或选通信号DQS和/或/RE的 ODT电阻可被调整到目标值。在步骤S140中，在数据交换期间，ODT控制逻辑260可以接收控制信号/CE、ALE和CLE。通过控制引脚接收的控制信号/CE、ALE和CLE可以通过输入/ 输出电路240被传输到ODT控制逻辑沈0。在步骤S150中，ODT控制逻辑260可以监视被提供的控制信号/CE、ALE和CLE的变化。ODT控制逻辑260中的ODT禁用逻辑266可以检测控制信号/CE、ALE和CLE中的任何一个是否可以转变到逻辑‘1’状态。如果控制信号/CE、ALE和CLE中的任何一个转变到逻辑‘1，状态，则ODT禁用逻辑266可以激活ODT禁用信号0DT_DIS。在步骤S160，ODT电路250可以被关断。如果控制信号/CE、ALE和CLE维持逻辑‘0’状态，则ODT禁用逻辑沈6 可以将ODT禁用信号0DT_DIS维持在非激活状态。该方法可以前进到步骤S140，其中，ODT 电路250的开启状态可被维持并且可以接收控制信号/CE、ALE和CLE。ODT控制逻辑260可以在数据实际可被交换的工作时段内基于命令和控制信号来激活ODT模式。可以在数据传输开始的前同步信号处开启ODT电路250。可以在数据传输结束的后同步信号处关断ODT电路250。图15是框图，示出了根据本发明概念的示范性实施例的固态盘(SSD)系统。参考图15，根据本发明概念的至少一个示范性实施例的固态盘(SSD)系统1000可以包括主机 1100和SSD 1200。SD 1200可以包括SSD控制器1210、缓冲存储器1220和非易失性存储器件1230。SSD控制器12120可以在物理上连接到主机1100和SSD 1200。SSD控制器1210 可以提供与SSD 1200的接口以便对应于主机1100的总线格式。SSD控制器1210可以解码从主机1100提供的命令。SSD控制器1100可以根据解码结果访问非易失性存储器件 1230。主机1100的总线格式可以包括USB (通用串行总线)、SCSI (Small Computer System Interface,小型计算机系统接口)、PCI express (高速PCI)、ATA、PATA (并行ATA)、SATA (串
缓冲存储器1220可以暂时存储从主机1100提供的写数据和/或从非易失性存储器件1230读出的数据。非易失性存储器件1230中的数据可以应主机1100的读请求被高速缓存，缓冲存储器1220可以支持高速缓存功能，其可以把被高速缓存的数据直接提供给主机1100。一般地，和SSD 1200的存储器通道的传输速度相比，主机1100的总线格式(例如 SATA和/或SAQ的数据传输速度可以更快。在主机1100的接口速度更高的情况下，有可能通过提供大容量缓冲存储器1220来最小化和/或减小因速度差别所致的性能降低。缓冲存储器1220可以由同步DRAM形成以在用作大容量辅助存储设备的SSD 1200处提供充足的缓冲。但是，容易理解，缓冲存储器1220在本公开中可以不受限制。可以提供非易失性存储器件1230作为SSD 1200的存储介质。例如，非易失性存储器件1230可以以由具有大容量存储能力的NAND型快闪存储器形成。非易失性存储器件 1230可以由多个存储器件形成。在这种情况下，每一存储器件可以通过通道单元与SSD控制器1210连接。作为一个例子，作为存储介质的非易失性存储器件1230可以由NAND快闪存储器形成。存储介质可以由其他的非易失性存储器件形成。例如，存储介质可以由PRAM、 MRAM、ReRAM、FRAM、NOR快闪存储器和/或诸如此类的形成。使用其他的存储器件的存储器系统可被应用于存储介质。存储介质可以由易失性存储器件(例如DRAM)形成。非易失性存储器件1230可以基于命令和控制信号，例如根据参考图1-14描述的示范性实施例，在数据实际被交换的时段期间激活ODT模式。通过非易失性存储器件1230 有可能提供高和/或增加的速度性能，并配置高和/或增加的可靠性以及低和/或减少功率的SSD系统1000。图16是框图，其示出了根据本发明概念的示范性实施例的存储器系统。参考图 16，根据至少一个示范性实施例的存储器系统2000可以包括非易失性存储器件2200和存储器控制器2100。存储器控制器2100可以被配置成控制非易失性存储器件2200。存储器控制器2100和非易失性存储器件2200可以构成存储器卡。SRAM 2110可用作处理单元 2120的工作存储器。主机接口 2130可以具有连接到存储器系统2000的主机的数据交换协议。ECC块2140可以检测和校正从非易失性存储器件2200读出的数据中所包括的错误。 存储器接口 2150可以和非易失性存储器件2200接口。处理单元2120可以被配置成控制存储器控制器2100的数据交换的总体操作。尽管在图16中未示出，但是根据本发明概念的至少一个示范性实施例的存储器系统2000可以包括存储用于和主机接口的代码数据的 ROM(未示出)。非易失性存储器件2200可以由包括多个快闪存储器芯片的多芯片封装形成。根据本发明概念的至少一个示范性实施例的存储器系统2000可以提供具有低和/或减小的错误概率的高和/或改善可靠性的存储介质。在这种情况下，存储器控制器2100可以被配置成通过各种接口协议其中之一和外部设备(例如主机)进行通信，各种接口协议例如 USB、UMC、PCI-E、SAS、SATA, PATA, SCSI、ESDI、IDE，和 / 或诸如此类。非易失性存储器件 2200可以基于命令和控制信号，例如根据参考图1-14描述的示范性实施例，在数据实际被交换的时段期间激活ODT模式。通过非易失性存储器件2200有可能提供高和/或增加的速度性能，并配置高和/或改善的可靠性以及低和/或减少功率的SSD系统2000。图17是框图，其示出了根据本发明概念的示范性实施例的计算系统。根据本发明概念的至少一个示范性实施例的计算系统3000可以包括微处理器3200、RAM 3300、用户接口 3400、调制解调器3500(例如基带芯片组)和电连接到系统总线3600的存储器系统 3100。存储器系统3100可以包括存储器控制器3110和非易失存储器3120。在计算系统3000可以是移动设备的情况下，其可以包括电池(未示出)，电池可以供给计算系统3000的工作电压。尽管在图17中未示出，但是计算系统还可以包括应用芯片组、相机图像处理器(camera image processor，CIS)、移动DRAM，和/或诸如此类。例如，存储器系统3100可以由使用存储数据的非易失存储器的固态驱动器/盘(SSD)形成。 此外，存储器系统3100可以由融合快闪存储器(fusion flash memory)(例如，0ne_NAND 闪存)形成。非易失性存储器件3120可以基于命令和控制信号，例如根据参考图1-14描述的示范性实施例，在数据实际被交换的时段期间激活ODT模式。通过非易失性存储器件 3120有可能提供高和/或增加的速度性能，并配置高和/或改善的可靠性以及低和/或减少功率的计算系统3000。根据本发明概念的非易失性存储器件和/或存储器控制器可被封装在各种封装中，例如POP (堆叠封装，package on Package)、BGA(球栅阵列，Ball Grid Arrays)、CSP (芯片级封装，Chip Scale Package)、PLCC(塑料有引线芯片载体，Plastic Leaded Chip Carrier)、PDIP(塑料双列直插封装，Plastic Dual In-line Package)、华夫盘中管芯(Die in Waffle Pack)、晶圆形式中的管芯(Die in Wafer Form)、COB (板上芯片)、CERDIP (陶瓷双列直插封装，Ceramic Dual In-line Package)、MQFP(塑料公制四方扁平封装，Plastic Metric Quad Flat Pack)、TQFP (薄四方扁平封装，Thin Quad Flat Pack)、S0IC(小外形集成电路，Small Outline Integrated Circuit)、SS0P (收缩型小外形封装，Sirink Small Outline Package)、TSOP (薄小外形封装，Thin Small Outline Package)、SIP (封装系统， System In Package)、，MCP (多芯片封装，Multi Chip Package)、WFP (晶圆级制造封装， Wafer-level Fabricated Package)和WSP (晶圆级处理堆叠封装，Wafer-level Processed Stack Package)，和/或诸如此类。虽然已经具体示出和描述了示范性实施例，但是本领域技术人员将会理解，在不偏离权利要求的精神和范围的情况下，可以对其做出形式和细节上的变化。
权利要求
1.一种非易失性存储器件，包含片内终结电路，和输入/输出电路相连；和片内终结控制逻辑，被配置成基于命令和控制信号检测前同步信号时段，并在前同步信号时段期间激活片内终结电路。
2.如权利要求1所述的非易失性存储器件，其中，片内终结控制逻辑被配置成在写操作检测到选通信号的下降沿时激活片内终结电路。
3.如权利要求2所述的非易失性存储器件，其中，片内终结控制逻辑被配置成在写操作激活通过其接收选通信号和写入数据中的至少一个的信号线的片内终结模式。
4.如权利要求2所述的非易失性存储器件，其中，片内终结控制逻辑被配置成基于控制信号检测选通信号的后同步信号时段，并在后同步信号时段将片内终结电路解除激活。
5.如权利要求4所述的非易失性存储器件，其中，片内终结控制逻辑被配置成在控制信号中的芯片使能信号、命令锁存使能信号和地址锁存使能信号中的至少一个被解除激活时将片内终结电路解除激活。
6.如权利要求1所述的非易失性存储器件，其中，片内终结控制逻辑被配置成在读操作检测到读使能信号的下降沿时激活片内终结电路。
7.如权利要求6所述的非易失性存储器件，其中，片内终结控制逻辑被配置成在读操作激活通过其提供读使能信号的信号线的片内终结模式，。
8.如权利要求1所述的非易失性存储器件，其中，片内终结控制逻辑包括解码器，被配置成通过将命令和控制信号解码来产生写操作状态信号和读操作状态信号其中之一；第一片内终结控制器电路，被配置成响应于写操作状态信号激活片内终结电路；和第二片内终结控制器电路，被配置成响应于读操作状态信号激活片内终结电路。
9.如权利要求8所述的非易失性存储器件，其中，写操作状态信号包括以下信号中的至少一个在输入写命令时激活的写命令标志信号、被写命令之后的控制信号激活的输入使能信号、以及响应于选通信号的前同步信号激活的选通检测信号。
10.如权利要求9所述的非易失性存储器件，其中，第一片内终结控制器电路被配置成在写命令标志信号和输入使能信号被激活的状态中激活选通检测信号时激活片内终结电路。
11.如权利要求8所述的非易失性存储器件，其中，读操作状态信号包括以下信号中的至少一个在输入读命令时激活的读命令标志信号、被读命令之后的控制信号激活的输入使能信号，以及在读使能信号的下降沿激活的读使能检测信号。
12.如权利要求11所述的非易失性存储器件，其中，第二片内终结控制器电路被配置成在读命令标志信号和输出使能信号被激活的状态中激活读使能信号时激活片内终结电路。
13.如权利要求1所述的非易失性存储器件，其中，片内终结控制逻辑包括命令检测逻辑，被配置成响应于读操作和写操作中的至少一个期间的命令产生命令标志信号；引脚检测逻辑，被配置成通过从控制信号中检测选通信号的前同步信号时间点来产生引脚标志信号；和片内终结使能逻辑，被配置成在激活命令标志信号和引脚标志信号时激活片内终结电路。
14.如权利要求13所述的非易失性存储器件，其中，命令检测逻辑被配置成响应于状态数据读命令将命令标志信号解除激活。
15.如权利要求13所述的非易失性存储器件，其中，引脚检测逻辑被配置成在读使能信号的下降沿、以及选通信号、地址锁存使能信号和命令锁存使能信号的同时激活其中之一来激活引脚标志信号。
16.如权利要求15所述的非易失性存储器件，其中，引脚检测逻辑被配置成在选通信号DQS、地址锁存使能信号ALE和命令锁存使能信号CLE中的至少一个被解除激活时将引脚标志信号解除激活。
17.如权利要求13所述的非易失性存储器件，其中，片内终结控制逻辑包括片内终结禁用逻辑，被配置成从控制信号中检测选通信号的后同步信号时间点并且将片内终结电路解除激活。
18.如权利要求1所述的非易失性存储器件，其中，输入/输出电路包括在片内终结电路的非激活状态期间被驱动的CMOS输入缓冲器；和在片内终结电路的激活状态期间被驱动的差分信号输入缓冲器和伪差分信号输入缓冲器。
19.如权利要求18所述的非易失性存储器件，其中，在激活片内终结电路时，选通信号 DQS和读使能信号/RE被输入到差分信号输入缓冲器，并且输入数据被输入到伪差分信号输入缓冲器。
20.如权利要求1所述的非易失性存储器件，其中，命令被与命令锁存使能信号CLE同步地输入。
21.一种非易失性存储器件的片内终结控制方法，包含基于与从外部提供的写使能信号/WE和控制信号其中之一同步输入的外部命令检测输入/输出数据的前同步信号时段和后同步信号时段其中之一；在前同步信号时段激活片内终结模式；和在后同步信号时段将片内终结模式解除激活。
22.如权利要求21所述的片内终结控制方法，其中，如果状态读命令被与写使能信号同步地输入，则片内终结模式被解除激活。
23.如权利要求21所述的片内终结控制方法，其中，所述检测包括基于芯片使能信号/ CE、地址锁存使能信号ALE和命令锁存使能信号CLE其中至少一个的转变来检测后同步信号时段。
24.一种非易失性存储器件，包含输入/输出级；和片内终结控制逻辑，被配置成在数据传输操作期间多次改变输入/输出级的阻抗。
25.如权利要求M所述的非易失性存储器件，其中，数据传输操作是写操作和读操作其中至少一个。
26.如权利要求25所述的非易失性存储器件，其中，片内终结控制逻辑被配置成在接收控制信号和输入/输出数据中的至少一个之前和之后改变输出级的阻抗。
27.如权利要求沈所述的非易失性存储器件，其中 数据传输操作是读操作；并且片内终结控制逻辑被配置成在接收控制信号之前和在输出数据之后改变阻抗。
28.如权利要求沈所述的非易失性存储器件，其中 数据传输操作是写操作；并且片内终结控制逻辑被配置成在输入数据之前和之后改变阻抗。
29.如权利要求沈所述的非易失性存储器件，还包含片内终结电路，被连接到片内终结控制逻辑和输入/输出级，其中，片内终结控制逻辑被配置成通过将片内终结电路激活和解除激活来改变输入/ 输出级的阻抗。
30.如权利要求四所述的非易失性存储器件，其中，片内终结控制逻辑被配置成在输入/输出级的空闲时段期间将片内终结电路解除激活。
31.如权利要求四所述的非易失性存储器件，其中，片内终结控制逻辑被配置成基于设置的特征命令的模式激活片内终结电路。
32.如权利要求31所述的非易失性存储器件，其中，片内终结控制逻辑被配置成基于命令、至少一个控制信号和与所述模式对应的模式信号来将片内终结电路激活和解除激活。
33.如权利要求32所述的非易失性存储器件，其中在接收到指示不需要可靠性增加的数据传输的命令后，片内终结控制逻辑被配置成执行以下操作中的一个将片内终结电路解除激活，以及维持片内终结电路的非激活状态。
34.一种固态盘系统，包含 控制器；缓冲存储器；和如权利要求1所述的非易失性存储器件。
35.一种存储器系统，包含存储器控制器，包括处理单元、处理单元的工作存储器、主机接口、存储器接口和错误校正单元；和如权利要求M所述的非易失存储器。
36.一种计算系统，包含 微处理器；随机访问存储器(RAM)； 用户接口 ； 调制解调器；如权利要求35所述的存储器系统；和总线，所述微处理器、所述RAM、所述用户接口、所述调制解调器和所述存储器系统通过所述总线连接。
全文摘要
非易失性存储器件包括片内终结电路，其与输入/输出电路相连；以及，片内终结控制逻辑，其基于命令和控制信号检测选通信号的前同步信号，并在前同步信号时段内激活片内终结。
文档编号G11C16/02GK102456406SQ20111034485
公开日2012年5月16日 申请日期2011年11月4日 优先权日2010年11月4日
发明者姜相喆, 权锡千, 柳珍镐, 金哲范 申请人:三星电子株式会社