专利名称：用于无源uhfrfid芯片的eeprom读取装置的利记博彩app
技术领域：
本发明属于微电子技术领域，涉及半导体集成电路的电可擦除可编程只读存储器 EEPR0M,具体是一种EEPROM读取装置，可用于无源超高频射频识别UHF RFID标签芯片电路。
背景技术：
随着无源UHF RFID标签芯片研究的不断深入，原有的很多技术难题已经被攻克， 但作为UHF RFID标签芯片主流存储单元和记忆体的EEPR0M，由于其工艺特殊性和设计的复杂性，依然制约着无源UHF RFID前进的步伐，特别是EEPROM数据读取装置，一直是限制无源UHF RFID研究和走向实际应用的瓶颈。传统的EEPROM读取装置由读取电路和存储单元阵列组成，其中存储单元阵列用于存储需要保存的数据，读取电路用于读取存储单元保存的数据。传统读取电路一般采用电流检测的方法，该检测方法结构复杂，并且一般需要一个参考电流Iref来区分存储单元浮栅存储的数据信号，该参考电流为了保证足够的区分度以及抗干扰能力，一般不低于ΙΟμΑ，功耗较高。同时，由于存储单元浮栅的工艺偏差、浮栅器件特性的退化，以及参考电流Iref偏差等原因，导致EEPROM读取电路区分度下降，甚至完全失效，尽管近年来文献发表的EEPROM读取电路对该问题提出了相应的解决方案，但均值功耗和峰值功耗均较高，不适用于无源UHF RFID标签芯片。近年来，虽然提出了一系列适用于无源UHF RFID标签芯片的EEPROM读取电路，但由于这些读取电路存在从电源到地的直流通路，因此功耗依然较高，即超过2 μ Α。同时，对存储单元浮栅的工艺偏差、浮栅器件特性退化和峰值功耗较大的问题也没有提出相应的解决方案，因此也不能很好的用于无源UHF RFID标签芯片。
发明内容
本发明的目的是针对上述已有技术的不足，提出一种适应用于无源UHF RFID芯片的EEPROM读取装置及读取方法，在无需参考电流的情况下，减小均值功耗和峰值功耗，抑制了浮栅的工艺偏差和浮栅器件特性的退化，满足无源UHF RFID标签芯片的要求。为实现上述目的，本发明的读取装置包括读取模块100和存储单元阵列104，两者之间通过位线BL连接，其特征在于读取模块100，用于实现对存储单元阵列(104)的读取操作，包括读取控制逻辑电路101，用于为读取单元阵列103产生控制信号，并输出复位信号 rst、预充电信号enpch与锁存信号enlat，它包括第一延迟电路201、第二延迟电路202、第三延迟电路206、第一反相器203、第二反相器207、异或门204、enpch信号驱动电路205、或门208和与非门209，该enpch信号驱动电路205，通过PMOS管301和NMOS管302构成的反相器驱动，且PMOS管301采用栅宽大于栅长的正比管，NMOS管(302)采用栅宽小于栅长的倒比管；该异或门204的一个输入端接到边沿自检测电路102的输出控制信号latch ；该第一延迟电路201的输入端接读时钟信号CLKR ；边沿自检测电路102，用于检测读取单元阵列103的数据信号DBO的第一个翻转信号，并将该信号延迟，产生控制信号latch，提供给读取控制逻辑电路101 ；读取单元阵列 103，用于读取EEPROM存储单元的数据，其数据信号DBO连接到边沿自检测电路102 ；EEPROM存储单元阵列104，用于存储相关的数据，对该存储单元阵列的读取操作以一页为基本单位；该存储单元阵列的容量大小为lKbits，分为32页，每页的大小为1个， 即每16个存储单元组成一页；同一页中所有存储单元的字线WL短接，不同页相同地址的存储单元的位线BL短接，该字线WL总共有32根，分别编号为WL0、WL1、……、WL31 ；位线总共 16 根，分别编号为 BL0、BL1、BL2、......、BL15。所述的第一延迟电路201将读时钟信号CLKR延迟并分为两路信号第一路信号经过第一反相器203后输出到与非门209 ；第二路信号经过第二延迟电路202延迟后连接到或非门204，并与边沿自检测电路102的输出控制信号latch进行或非操作；与非门209将第一反相器203的输出和或非门204的输出信号进行与非操作后输出锁存信号enlat ；所述的第三延迟电路206将读时钟信号CLKR延迟后连接到第二反相器207，或门 208将读时钟信号CLKR与反相器207的输出经过或操作后输出复位信号rst ；所述的enpch信号驱动电路205将读时钟信号CLKR缓冲后输出预充电信号 enpcho所述的读取单元阵列103，由16个相同的读取单元SA并列组成，编号分别为SA0、 SAU……、SA15 ；每个读取单元SA设有相同的复位信号rst、预充电信号enpch和锁存信号enlat ；每个读取单元SA设有不同的位线信号，分别为BL_0、BL_1、……、BL_15 ；每个读取单元SA设有不同的数据信号，分别为DBOJK DB0_1、……、DB0_15 ；每个读取单元SA的复位信号rst、预充电信号enpch与锁存信号enlat分别短接； 每个读取单元SA的位线信号BL_0、BL_1、……、BL_15均连接到读取单元阵列104 ；每个读取单元SA的数据信号DBOJK DB0_1、……、DB0_15均连接到边沿自检测电路102。所述的边沿自检测电路102，包括5个与非门501，502，503，504，505、延迟电路 506、第一反相器507、第二反相器508 ；第一与非门501的输入端分别连接读取单元阵列103的输出信号DBOJK DB0_1、 DB0_2、DB0_3 ；第二与非门502的输入端分别连接读取单元阵列103的输出信号DB0_4、 DB0_5、DB0_6、DB0_7 ；第三与非门503的输入端分别连接读取单元阵列103的输出信号 DB0_8、DB0_9、DB0_10、DB0_11 ；第四与非门304的输入分别连接读取单元阵列103的输出信号DB0_12、DB0_13、DB0_14、DB0_15 ；第五与非门505的输入端连接第一与非门501、第二与非门502、第三与非门503和第四与非门504 ；这五个与非门完成数据信号DBO的第一个跳变沿的检测，并由第五与非门505输出，输出信号经延迟电路06延迟后，产生输出控制信号Iatchlatch反馈回读取单元阵列103。为实现上述目的，本发明的读取方法，包括如下步骤l)tl时刻，读时钟信号CLKR拉高，地址信号Address无效，读取单元SA的第一 PMOS管401打开，将电位检测信号Det预充电至电源电位；2) t2时刻，读时钟信号CLKR拉低，地址信号Address有效，读取单元SA的第一 PMOS管401关断，读取控制逻辑101产生复位信号rst，将读取单元阵列103复位，使其数据信号DBO置为电源电位；同时读取单元阵列103依据存储单元阵列104被选页中存储的数据进行如下操作2a)若被选页中的所有存储单元均存储数据“1”，即所有存储单元的浮栅带负电荷，则读取单元阵列104的位线BL的电压均保持电源电位，其电位检测信号Det也保持电源电位；2b)若被选页中至少有一个存储单元存储数据“0”，即至少有一个存储单元的浮栅不带负电荷，则对应存储单元SA的位线BL的电压下降，其电位检测信号Det随之下降；3)t3时刻，经过读取控制逻辑101中的第一延迟电路201和第二延迟电路202延迟后，读取单元SA的第二 PMOS管404和第四NMOS管407打开，开始检测数据；同时读取单元阵列103依据存储单元阵列104被选页中存储的数据进行如下操作；3a)若被选页中的所有存储单元均存储数据“ 1 ”，则其电位检测信号Det也保持电源电位，其数据信号DBO也保持电源电位；3b)若被选页中至少有一个存储单元存储数据“0”，当电位检测信号Det的电压下降至灵敏放大器的翻转电压后，存储单元SA数据信号DBO被拉低；4) t4时刻，读取控制逻辑101、边沿自检测电路102和读取单元阵列103依据存储单元阵列104被选页中存储的数据进行如下操作4a)若被选页中至少有一个存储单元存储数据“0”，则对应存储数据“0”的读取单元SA的数据信号DBO被拉低，且被边沿自检测电路102检测，并经过其延迟电路506的延迟后，在t5时刻产生控制信号latch，同时将读取控制逻辑101锁存信号enlat拉低，读取单元阵列103进入锁存状态，输出有效数据；4b)若被选页中所有存储单元均存储数据“1”，则读取单元阵列103的数据输出信号DBO保持电源电位，边沿自检测电路102的控制信号latch和读取控制逻辑101中的锁存信号enlat也保持电源电位，读取单元阵列103输出有效数据“FFFH1” ；5) t6时亥lj，读时钟信号CLKR信号拉高，开始下一个读取周期。本发明与现有EEPROM读取装置相比，具有如下优点(1)本发明由于通过时序控制，使读取单元第一 PMOS管401打开时地址Address 无效，而在地址Address有效时，读取单元第一 PMOS管401关闭，消除了从电源到地的直流通路，同时由于该EEPROM读取装置不需要参考电流源Iref，因此降低了均值功耗；(2)本发明由于通过在读取控制逻辑101中采用第一延迟电路201和第二延迟电路202，使得电位检测信号Det在充分放电后，才打开读取单元，避免了中间状态的功耗；(3)本发明由于通过将enpch驱动电路205中的NMOS管502设计为倒比管，使得预充电PMOS管401缓慢打开，保证了较小的峰值功耗；(4)本发明由于边沿自检测电路102只有在其检测到存储数据“0”的读取单元 SA数据信号DBO被拉低，并经过其延迟电路506的延迟后，才将读取控制逻辑的锁存信号 enlat拉低，使得读取单元阵列103进入锁存状态的时间随着存储单元浮栅的特性同时变化，抑制了存储单元浮栅的工艺偏差和浮栅特性退化。
图1是本发明的EEPROM读取装置电路框图2是本发明装置中的读取控制逻辑电路原理图；图3是本发明中的边沿自检测电路原理图；图4是本发明中的读取单元阵列框图；图5是本发明中的enpch信号驱动电路框图；图6是本发明的读取装置中存储单元存储数据为“0”时的读取方法时序图；图7是本发明的读取装置中存储单元存储数据为“1”时的读取方法时序图
具体实施例方式下面结合附图和实例对本发明进行详细描述。参照图1所示，本发明的EEPROM读取装置包括读取模块100和存储单元阵列 104，两者之间通过位线BL连接，其中读取模块100，用于实现对存储单元阵列104的读取操作，它包括读取控制逻辑电路101，边沿自检测电路102和读取单元阵列103。该读取控制逻辑101的输入端接读时钟信号CLKR，并在该信号的控制下产生复位信号rst、预充电信号enpch与锁存信号enlat， 这3个信号连接到读取单元阵列，分别对其进行复位操作、预充电操作和锁存操作，并在这三个信号的控制下，读取存储单元阵列被选中存储单元的数据；该读取单元阵列103由16 个相同的读取单元SA并列组成，编号分别为SAO、SAU……、SA15，每个读取单元SA设有相同的复位信号rst、预充电信号enpch和锁存信号enlat ；每个读取单元SA设有不同的位线信号，分别为BL_0、BL_1、……、BL_15 ；每个读取单元SA设有不同的数据信号，分别为 DB0_0、DB0_1、……、DB0_15 ；该边沿自检测电路103与读取单元阵列102的数据信号DBO相连，在检测到读取单元阵列103的数据信号DB0，并将该信号延迟后，产生控制信号latch， 反馈回读取控制逻辑电路101。该读取模块100中的读取控制逻辑101结构，如图2所示； 边沿自检测电路102结构，如图4所示；读取单元SA结构，如图5所示。存储单元阵列104，用于存储相关的数据。在通常的EEPROM中，无论是并行操作还是串行操作，读写操作都是以一个Byte为基本单位的，这由EEPROM的基本存储单元阵列结构所决定。在本发明中，为了提高存储单元阵列的读取速度，以一页为基本单位对存储单元阵列进行操作，因此该EEPROM读取装置，只需要字线译码电路，简化了译码操作。该存储单元阵列容量大小为lKbits，分为32页，每页的大小为1个，即每16个存储单元组成一页； 同一页中所有存储单元的字线WL短接，不同页相同地址的存储单元的位线BL短接，该字线 WL总共有32根，分别编号为WL0、WL1、……、WL31 ；位线总共16根，分别编号为BLO,BLU BL2、......、BL15。参照图2所示，本发明中的读取控制逻辑电路101，进一步包括第一延迟电路 201、第二延迟电路202、第三延迟电路206、第一反相器203、第二反相器207、异或门204、 enpch信号驱动电路205、或门208和与非门209。第一延迟电路201和第二延迟电路202对读时钟信号CLKR延迟后，送入或非门204，并与边沿自检测电路103的输出控制信号latch 信号进行或非操作后，产生读出信号Lat，并送入与非门209;将第一延迟电路201和第二延迟电路202延迟时间的长度设为Tdl。同时，为了消除锁存信号enlat的毛刺，第一延迟电路201延迟将读时钟信号CLKR，经过第一反相器203反相后，送入与非门209，并与读出信号Lat进行与非操作后，产生锁存信号enlat。enpch驱动电路205将读时钟信号CLKR缓冲后，产生预充电信号enpch。第三延迟电路206将读时钟信号CLKR延迟，经过第二反相器 207反相后，送入或门208，并与读时钟信号CLKR相或后产生复位信号rst，该信号为一脉冲信号，其宽度取决于第三延迟电路206延迟时间的长度，且其长度远小于Tdl。该enpch驱动电路205结构，如图3所示。参照图3所示，本发明中的enpch驱动电路，进一步包括PMOS管301和NMOS管 302构成的反相器驱动，其输出预充电信号enpch接到读取单元SA中的第一 PMOS管401， 为了降低该PMOS管的峰值电流，将PMOS管301设计为采用栅宽大于栅长的正比管，NMOS管 (302)设计为栅宽小于栅长的倒比管，因此预充电信号enpch缓慢降低，使得第一 PMOS管 401缓慢打开，降低了峰值电流。参照图4所示，本发明中的读取单元SA，主要由3个PMOS管401、404和405，5个 NMOS管402、403、406、407和410，传输门409，第一反相器408，第二反相器411及第三反相器412组成。其中第一 PMOS管401用于完成预充电操作，其源极接电源VDD，栅极接预充电信号enpch，漏极接电位检测信号Det，并与第一 NMOS管402的漏极短接；在外部的读时钟信号CLKR被拉高后，预充电信号enpch被拉低，第一 PMOS管401打开，读取单元进行预充电，将电位检测信号Det充电至电源电位；同时，为了增强读取单元的区分度，引入NMOS管 403，该管403的栅极接电位检测信号Det，其源极和漏极均接地，形成MOS电容。在整个预充电过程中，由于地址信号Address无效，因此存储单元处于关闭状态，不存在电源到地的直流通路，由于锁存信号enlat为地电位，读取单元SA其他电路被关断。第一 NMOS管402 为写高压保护保护管，其源极接存储单元的位线BL，栅极接电源VDD ；在读时钟信号CLKR拉低后，预充电操作完成，同时读取控制逻辑101输出复位信号rst，该信号接到第五NMOS管 410的栅极，完成对读取单元SA的复位操作；第一反相器408和传输门409的输入端与锁存信号enlat相连，输出NMOS控制信号Latn和PMOS控制信号La^ ；第三PMOS管405与第三 NMOS管406的栅极短接，并连接到电位检测信号Det，第三PMOS管405与第三NMOS管406 的漏极短接，并连接读出信号Lat，构成读取单元的灵敏放大器；第二 PMOS管404的漏极连接第三PMOS管405的源极，其栅极连接到PMOS控制信号Latp，第四NMOS管407的漏极连接第三PMOS管405的源极，其栅极连接到NMOS控制信号Latn，以实现对所述灵敏放大器的开关控制。第二反相器411和第三反相器412首尾连接，且与读出信号Lat相连，构成锁存器，实现读出数据的锁存操作，并输出数据信号DB0。当外部读时钟信号CLKR被拉低后，依据存储单元阵列104被选页中存储的数据开始如下检测操作当对应存储单元存储数据为“0”时，电位检测信号Det开始降低，经过时间长度 Tdl后，锁存信号enlat被拉高，灵敏放大器打开，之后经过时间长度T，当电位检测信号Det 的电位降低至灵敏放大器的翻转电位后，读取单元输出数据“0”;在锁存信号enlat被拉低后，数据被锁存器锁存。所述的时间长度Td2为边沿自检测电路102中延迟电路506的延迟时间长度，时间长度T的大小取决于电位检测信号Det放电速度的快慢如果在锁存信号 enlat拉高时，电位检测信号Det就已经放电至灵敏放大器的翻转电压，则T = 0 ；如果由于工艺偏差和存储单元浮栅特性退化等原因，导致电位检测信号Det放电速度变化，则T会随着实际电路的放电速度同时变化，从而较好的抑制温度偏差，工艺偏差和浮栅特性退化；当对应存储单元存储数据为“1”时，电位检测信号Det保持电源电位，同时，经过时长Tdl后，锁存信号enlat拉高，灵敏放大器打开，读取单元输出数据“1”，锁存信号enlat维持电源电位，在读时钟信号CLKR拉高后，锁存信号enlat被拉低。参照图5，本发明中的边沿自检测电路102，主要由5个与非门501、502、503、504、 505，延迟电路506，第一反相器507和第二反相器508组成。第一与非门501的输入端分别连接读取单元阵列103的输出信号DBOJK DB0_1、DB0_2、DB0_3 ；第二与非门502的输入端分别连接读取单元阵列103的输出信号DB0_4、DB0_5、DB0_6、DB0_7 ；第三与非门503的输入端分别连接读取单元阵列103的输出信号DB0_8、DB0_9、DB0_10、DB0_11 ；第四与非门 304的输入分别连接读取单元阵列103的输出信号DB0_12、DB0_13、DB0_14、DB0_15 ；第五与非门505的输入端连接第一与非门501、第二与非门502、第三与非门503和第四与非门 504。该边沿自检测电路102依据DBOJK DB0_1、……、DB0_15这16个信号中是否存在跳变信号，进行如下操作当DBOJK DB0_1、……、DB0_15这16个信号中只要有一个信号跳变，该跳变信号
就被这五个与非门所检测，并由第五与非门505输出一个由高到低的跳变信号，该跳变信号经延迟电路506延迟后，产生输出控制信号latch，并反馈回读取单元阵列103，之后锁存信号enlat被拉低，读取单元阵列的读出数据被锁存并输出；当DBOJK DB0_1、……、DB0_15这16个信号中没有跳变信号，则该边沿自检测电路102输出控制信号latch保持电源电位。参照图6与图7，本发明中EEPROM读取装置的读取方法，包括如下步骤1) tl时刻，读时钟信号CLKR被拉高，地址信号Address无效，存储单元被关闭，同时读取单元SA的第一 PMOS管401打开，将电位检测信号Det预充电至电源电位；该步骤保证了读取单元SA的第一 PMOS管401和存储单元不是同时打开，消除了电源到地的电流通路，降低了功耗，同时由于将enpch驱动电路的NMOS管302设计为栅长大于栅宽的倒比管， 使得预充电信号信号enpch缓慢下降，使得第一 PMOS管401缓慢打开，降低了峰值电流；2) t2时亥lj，读时钟信号CLKR被拉低，地址信号Address有效，存储单元被打开，读取单元SA的第一 PMOS管401关断，同时读取控制逻辑101产生复位信号rst，将读取单元阵列103复位，使其数据信号DBO置为电源电位，读取单元阵列(103)依据存储单元阵列 104被选页中存储的数据进行如下操作2a)若被选页中的所有存储单元均存储数据“1”，即所有存储单元的浮栅带负电荷，则读取单元阵列104的位线BL的电压均保持电源电位，其电位检测信号Det也保持电源电位；2b)若被选页中至少有一个存储单元存储数据“0”，即至少有一个存储单元的浮栅不带负电荷，则对应存储单元SA的位线BL的电压下降，其电位检测信号Det随之下降，该步骤保证了读取单元SA的第一 PMOS管401和存储单元不是同时打开，消除了电源到地的电流通路，降低了功耗；3)经过读取控制逻辑101中的第一延迟电路201和第二延迟电路202延迟后，在 t3时刻，读取单元SA的第二 PMOS管404和第四NMOS管407打开，开始检测数据；同时读取单元阵列103依据存储单元阵列104被选页中存储的数据进行如下操作； 3a)若被选页中的所有存储单元均存储数据“ 1 ”，则其电位检测信号Det也保持电源电位，其数据信号DBO也保持电源电位； 3b)若被选页中至少有一个存储单元存储数据“0”，当电位检测信号Det的电压下降至灵敏放大器的翻转电压后，存储单元SA数据信号DBO被拉低；由于从t2时刻到t3时刻，经过延迟Tdl，电位检测信号Det在充分放电后，才打开读取单元，避免了中间状态的功耗；4)经过时间T后，在t4时刻，读取控制逻辑101、边沿自检测电路102和读取单元阵列103依据存储单元阵列104被选页中存储的数据进行如下操作4a)若被选页中至少有一个存储单元存储数据“0”，则对应存储数据“0”的读取单元SA的数据信号DBO被拉低，且被边沿自检测电路102检测，并经过其延迟电路506的延迟后，在t5时刻产生控制信号latch，同时将读取控制逻辑101锁存信号enlat拉低，读取单元阵列103进入锁存状态，输出有效数据，如图6所示；4b)若被选页中所有存储单元均存储数据“1”，则读取单元阵列103的数据输出信号DBO保持电源电位，边沿自检测电路102的控制信号latch和读取控制逻辑101中的锁存信号enlat也保持电源电位，直至外部读取时钟信号CLKR再次被拉高，同时读取单元阵列103输出有效数据“FFFFH”，如图7所示；延迟电路506的延迟时间长度Td2，保证了在存储单元阵列104的被选中页中， 所有存储数据为“0”的存储单元被读取单元检测到之后，才将读取控制逻辑101锁存信号 enlat拉低，将读出数据锁存，消除了该被选中页中存储单元的工艺偏差和浮栅特性退化；5) t6时亥lj，读时钟信号CLKR信号被拉高，开始下一个读取周期。
权利要求
1.一种用于无源UHF RFID芯片的EEPROM读取装置，包括读取模块(100)和存储单元阵列(104)，两者之间通过位线(BL)连接，其特征在于读取模块(100)，用于实现对存储单元阵列(104)的读取操作，包括读取控制逻辑电路(101)，用于为读取单元阵列(103)产生控制信号，并输出复位信号rst、预充电信号enpch与锁存信号enlat，它包括第一延迟电路001)、第二延迟电路 (202)、第三延迟电路(206)、第一反相器(203)、第二反相器(207)、异或门(204) ,enpch ff 号驱动电路(205)、或门(208)和与非门(209)，该enpch信号驱动电路(205)，通过PMOS管 (301)和NMOS管(302)构成的反相器驱动，且PMOS管(301)采用栅宽大于栅长的正比管， NMOS管(30 采用栅宽小于栅长的倒比管；该异或门(204)的一个输入端接到边沿自检测电路(102)的输出控制信号latch ；该第一延迟电路O01)的输入端接读时钟信号CLKR ；边沿自检测电路(102)，用于检测读取单元阵列(103)的数据信号DBO的第一个翻转信号，并将该信号延迟，产生控制信号latch，提供给读取控制逻辑电路(101)；读取单元阵列 (103)，用于读取EEPROM存储单元的数据，其数据信号DBO连接到边沿自检测电路(102)；EEPROM存储单元阵列(104)，用于存储相关的数据，对该存储单元阵列的读取操作以一页为基本单位；该存储单元阵列的容量大小为lKbits，分为32页，每页的大小为1个，即每16个存储单元组成一页；同一页中所有存储单元的字线WL短接，不同页相同地址的存储单元的位线BL短接，该字线WL总共有32根，分别编号为:WL0,WLU……>WL31 ；位线总共 16 根，分别编号为 BL0、BL1、BL2、......、BL15。
2.根据权利要求1所述的EEPROM读取装置，其特征在于读取控制逻辑(101)中的各单元电路连接关系如下第一延迟电路(201)将读时钟信号CLKR延迟并分为两路信号第一路信号经过第一反相器(20 后输出到与非门(209)；第二路信号经过第二延迟电路(20 延迟后连接到或非门004)，并与边沿自检测电路(10 的输出控制信号latch进行或非操作；与非门 (209)将第一反相器Q03)的输出和或非门(204)的输出信号进行与非操作后输出锁存信号 enlat ；第三延迟电路(206)将读时钟信号CLKR延迟后连接到第二反相器007)，或门(208) 将读时钟信号CLKR与反相器Q07)的输出经过或操作后输出复位信号rst ；enpch信号驱动电路(205)将读时钟信号CLKR缓冲后输出预充电信号enpch。
3.根据权利要求1所述的EEPROM读取装置，其特征在于读取单元阵列(103)，由16个相同的读取单元SA并列组成，编号分别为SAO、SAU……、SA15 ；每个读取单元SA设有相同的复位信号rst、预充电信号enpch和锁存信号enlat ；每个读取单元SA设有不同的位线信号，分别为BL_0、BL_1、……、BL_15 ；每个读取单元SA设有不同的数据信号，分别为 DB0_0、DB0_1、......、DB0_15;每个读取单元SA的复位信号rst、预充电信号enpch与锁存信号enlat分别短接；每个读取单元SA的位线信号BL_0、BL_1、……、BL_15均连接到读取单元阵列(104)；每个读取单元SA的数据信号DBOJK DB0_1、……、DB0_15均连接到边沿自检测电路(102)。
4.根据权利要求4所述的EEPROM读取装置，其特征在于读取单元SA，包括3个PMOS 管(401，404，405)、5 个 NMOS 管(402，403，406，407，410)、传输门(409)、第一反相器(408)、 第二反相器(411)和第三反相器(412)；第一 PMOS管001)的源极接电源VDD，栅极接预充电信号enpch，该管完成预充电操作，其漏极接电位检测信号Det，并与第一 NMOS管002)的漏极、第二 NMOS管003)的栅极、第三NMOS管006)的栅极与第三PMOS管005)的栅极分别短接；第一 NMOS管(402) 为写高压保护保护管，其源极接存储单元的位线BL，栅极接电源VDD ；第二 NMOS管(403)其漏极和源极接地，构成MOS电容； 第一反相器(408)和传输门(409)的输入端与锁存信号enlat相连，输出NMOS控制信号Latn和PMOS控制信号La邙；第三PMOS管(405)与第三NMOS管(406)的漏极相连，构成读取单元的灵敏放大器；第二 PMOS管004)的栅极连接到PMOS控制信号Latp，第四NMOS管007)的栅极连接到NMOS控制信号Latn，第二 PMOS管(404)的漏极连接第三PMOS管005)的源极，第三 NMOS管006)的源极连接第四NMOS管007)的漏极，以实现对所述灵敏放大器的开关控制；第五NMOS管010)的漏极连接读出信号Lat，并与第三PMOS管005)、第三NMOS管 (406)的漏极、第二反相器(411)和第三反相器(412)连接，其源极接复位信号rst，实现对读取单元SA的复位操作；第二反相器(411)和第三反相器(412)首尾连接，构成锁存器，实现读出数据的锁存操作，并输出读出数据信号DB0。
5.根据权利要求1所述的EEPROM读取装置，其特征在于边沿自检测电路(102)，包括5个与非门(501，502，503，504，505)、延迟电路(506)、第一反相器(507)、第二反相器 (508)；第一与非门(501)的输入端分别连接读取单元阵列(103)的输出信号DBOJK DB0_1、 DB0_2、DB0_3;第二与非门(502)的输入端分别连接读取单元阵列(103)的输出信号 DB0_4、DB0_5、DB0_6、DB0_7 ；第三与非门(503)的输入端分别连接读取单元阵列(103)的输出信号DB0_8、DB0_9、DB0_10、DB0_11 ；第四与非门(304)的输入分别连接读取单元阵列 (103)的输出信号080_12、080_13、080_14、080_15;第五与非门(505)的输入端连接第一与非门(501)、第二与非门(502)、第三与非门(503)和第四与非门(504)；这五个与非门完成数据信号DBO的第一个跳变沿的检测，并由第五与非门(505)输出，输出信号经延迟电路 (506)延迟后，产生输出控制信号latch反馈回读取单元阵列(103)。
6.一种适应用于无源UHF RFID标签芯片的EEPROM读取方法，包括如下步骤1)tl时亥lj，读时钟信号CLKR拉高，地址信号Address无效，读取单元SA的第一 PMOS管 (401)打开，将电位检测信号Det预充电至电源电位；2)t2时亥lj，读时钟信号CLKR拉低，地址信号Address有效，读取单元SA的第一 PMOS管 (401)关断，读取控制逻辑(101)产生复位信号rst，将读取单元阵列(10 复位，使其数据信号DBO置为电源电位；同时读取单元阵列(103)依据存储单元阵列(104)被选页中存储的数据进行如下操作2a)若被选页中的所有存储单元均存储数据“1”，即所有存储单元的浮栅带负电荷，则读取单元阵列(104)的位线BL的电压均保持电源电位，其电位检测信号Det也保持电源电位；2b)若被选页中至少有一个存储单元存储数据“0”，即至少有一个存储单元的浮栅不带负电荷，则对应存储单元SA的位线BL的电压下降，其电位检测信号Det随之下降；3)t3时刻，经过读取控制逻辑(101)中的第一延迟电路O01)和第二延迟电路(202) 延迟后，读取单元SA的第二 PMOS管(404)和第四NMOS管(407)打开，开始检测数据；同时读取单元阵列(10 依据存储单元阵列(104)被选页中存储的数据进行如下操作；3a)若被选页中的所有存储单元均存储数据“ 1 ”，则其电位检测信号Det也保持电源电位，其数据信号DBO也保持电源电位；3b)若被选页中至少有一个存储单元存储数据“0”，当电位检测信号Det的电压下降至灵敏放大器的翻转电压后，存储单元SA数据信号DBO被拉低；4)t4时刻，读取控制逻辑(101)、边沿自检测电路(10 和读取单元阵列(10 依据存储单元阵列(104)被选页中存储的数据进行如下操作4a)若被选页中至少有一个存储单元存储数据“0”，则对应存储数据“0”的读取单元SA 的数据信号DBO被拉低，且被边沿自检测电路(102)检测，并经过其延迟电路(506)的延迟后，在t5时刻产生控制信号latch，同时将读取控制逻辑(101)锁存信号enlat拉低，读取单元阵列(10 进入锁存状态，输出有效数据；4b)若被选页中所有存储单元均存储数据“1”，则读取单元阵列(10 的数据输出信号 DBO保持电源电位，边沿自检测电路(102)的控制信号latch和读取控制逻辑(101)中的锁存信号enlat也保持电源电位，读取单元阵列(103)输出有效数据“FFFFH” ；5)t6时刻，读时钟信号CLKR信号拉高，开始下一个读取周期。全文摘要
本发明公开了一种用于无源UHFRFID芯片的EEPROM读取装置，主要解决现有EEPROM读取装置峰值和均值功耗、工艺偏差大和浮栅特性退化的问题。该装置包括读取控制逻辑电路、边沿自检测电路、读取单元阵列和存储单元阵列。存储单元阵列通过位线BL与读取单元阵列相连，读取控制逻辑电路在读取时钟信号CLKR控制下，产生复位信号rst、预充电信号enpch和锁存信号enlat，并送入读取单元阵列，读取单元阵列输出数据信号DBO给边沿自检测电路，产生控制信号latch，并将该控制信号反馈回读取控制逻辑电路。本发明具有低峰值和均值功耗、抗工艺偏差和浮栅特性退化的优点。
文档编号G11C16/26GK102354530SQ20111024518
公开日2012年2月15日 申请日期2011年8月25日 优先权日2011年8月25日
发明者刘伟峰, 庄奕琪, 景鑫, 李小明, 杜永乾, 王博 申请人:西安电子科技大学