专利名称：提供自旋转移矩随机存取存储器的层级数据路径的方法和系统的利记博彩app
技术领域：
本发明涉及磁存储器。
背景技术：
自旋矩转移磁随机存取存储器(Spin Torque Transfer Magnetic Random Access Memory)，STT-RAM,是第二代MRAM技术，其能够提供第一代MRAM的好处而没有较弱的可缩放性和较高的写电流的缺点。传统的STT-RAM被期望组合SRAM的快速读和写速度、DRAM的容量和成本的好处、以及闪存的非易失性(零待机电力)，外加实质上无限的持久性(例如， 大于IO15个周期)。如下所述，STT-RAM使用双向(bi-directional)电流来写数据。可以在没有磁场、热、或者其它能量源的条件下执行这样的写操作。因此，STT-RAM可能具有新兴存储器技术中最低的写能量。例如，图1-3描绘了传统自旋转移矩磁随机存取存储器(spin transfer torque magnetic random access memory, STT-RAM)的部分。图 1 描绘了包括存储单元 10 的 STT-RAM 1的一小部分。图2描绘了位线感测机制(sensing scheme)，而图3描绘了结合存储器1使用的公共源极放大器50。传统STT-RAM 1利用自旋转移作为切换磁存储单元的状态的机制(mechanism)。传统STT-RAM 1包括传统磁存储单元10，传统磁存储单元10 包括磁元件12和选择器件14。选择器件14通常是诸如NMOS晶体管这样的晶体管，并且包括漏极11、源极13、以及栅极15。还描绘了字线16、位线18、以及源极线20。字线16的方向垂直于位线18。源极线20典型地要么并行于位线18要么垂直于位线18，取决于用于传统STT-RAM 1的具体架构。位线18连接到磁元件12，源极线20连接到选择器件14的源极 13。字线16连接到栅极15。传统STT-RAM 1通过单元10驱动双向电流来对磁存储单元10进行编程。具体来说，磁元件12被配置为根据流经传统磁元件12的电流而在高阻态(resistance)和低阻态之间可变。例如，磁元件12可以是磁沟道结(magnetic tunneling junction, MTJ)或者可以使用自旋转移效应来写入的其它磁结构。典型地，这通过保证磁元件12具有这样的特征来实现例如，足够小的横截面区域(cross-sectional area)以及使用自旋转移效应切换所想要的其它特征。当电流密度足够大时，通过磁元件12驱动的电流载波(current carriers)可以给予足够的扭矩来改变磁元件12的状态。当在一个方向上驱动写电流时， 状态可以从低阻态变化到高阻态。当写电流在相反方向上通过磁元件12时，状态可以从高阻态变化到低阻态。
在写操作期间，字线16为高，并且接通选择器件14。写电流要么从位线18流向源极线20，要么方向相反，取决于将写到磁存储单元10的状态。在读操作期间，列解码器22 选择期望的位线18。行解码器(图2中未示出)还启用适当的字线16。由此，字线16为高，启用选择器件14。从而，读电流从位线18流向源极线20。除了流经正在读的单元的读电流(图2中的Idata)之外，还通过参考电阻器RrefO和Rrefl驱动参考电流。输出信号被提供给感测放大器，诸如图3中所示的传统感测放大器50。因为由通过磁元件12驱动的电流对磁元件12进行编程，所以传统STT-RAM 1会具有较好的单元可缩放性以及低的写电流，而不会受到对邻近存储单元的写干扰问题，并且对于高存储密度具有较小的单元大小。尽管传统STT-RAM 1起作用，但是本领域普通技术人员将容易地看到，仍然期望改善STT-RAM 1。更具体地说，期望提供可缩放且具有足够快的存取时间的STT-RAM以开发为下一代非易失性存储器。
发明内容
描述了一种提供磁存储器的方法和系统。所述方法和系统包括提供存储阵列片 (MAT)、中间电路、全局位线、全局字线和全局电路。每个MAT包括磁存储单元、位线和字线。 磁存储单元中的每一个包括至少一个磁元件和至少一个选择器件。磁元件能够使用通过磁元件驱动的写电流进行编程。位线和字线对应于磁存储单元。中间电路控制MAT内的读操作和写操作。每个全局位线对应于多个MAT的第一部分。每个全局字线对应于多个MAT的第二部分。全局电路选择并驱动全局位线的部分以及全局字线的部分以进行读操作和写操作。根据这里公开的方法和系统，本发明提供一种采用层级架构的磁存储器，其可以导致更快的存取时间以及增加的写和/或读容限(margins)。
图1是采用自旋转移效应的传统磁存储器的一部分的示意图。图2是采用自旋转移效应的传统磁存储阵列的一部分的示意图。图3是采用自旋转移效应的传统磁存储器的一部分的示意图。图4是采用自旋转移效应的磁存储器的一部分的示范性实施例的示意图。图5是中间电路的示范性实施例的示意图。图6是采用自旋转移效应的磁存储器的一部分的另一示范性实施例的示意图。图7是采用自旋转移效应的磁存储器的一部分的另一示范性实施例的示意图。图8是MAT的一部分的另一示范性实施例的示意图。图9是包括前置放大器的、采用自旋转移效应的磁存储器的一部分的另一示范性实施例的示意图。图10是在采用自旋转移效应的存储器中可用的感测放大器级的示范性实施例的示意图。图11是采用自旋转移效应的存储器中可用的写驱动器的另一示范性实施例的示意图。
图12是提供采用自旋转移效应的磁存储器的方法的示范性实施例的示意图。
具体实施例方式本发明涉及磁存储器。给出以下描述以便本领域技术人员能够做出和使用本发明，并且在专利申请及其必要条件的背景下提供以下描述。对本领域技术人员来说，这里描述的优选实施例的各种修改以及一般原理和特征能够容易地看出。按照具体实施方式
中提供的特定方法和系统来描述示范性实施例。然而，所述方法和系统将在其它实施方式下有效地运行。诸如“示范性实施例”、“一个实施例”和“另一实施例”之类的短语可以指代相同或者不同的实施例。将针对具有特定组件的系统和/或器件描述所述实施例。然而，所述系统和/或器件可以包括比所示组件更多或者更少的组件，并且可以在组件的配置和类型上进行变化而不脱离本发明的范围。还将在具有特定步骤的具体方法的上下文中描述示范性实施例。然而，所述方法和系统对于具有不同和/或附加步骤并且与示范性实施例不一致的不同次序的步骤的其它方法有效地运行。由此，本发明不意图限于所示的实施例，而是将符合与这里描述的原理和特征一致的最广范围。而且，为了清楚起见，附图将不缩放。将描述提供磁存储器的方法和系统。所述方法和系统包括提供存储阵列片 (Memory array tile，MAT)、中间电路、全局位线、全局字线和全局电路。每个MAT包括磁存储单元、位线和字线。磁存储单元中的每一个包括至少一个磁元件和至少一个选择器件。 磁元件能够使用通过磁元件驱动的写电流进行编程。位线和字线对应于磁存储单元。中间电路控制MAT内的读操作和写操作。每个全局位线对应于多个MAT的第一部分。每个全局字线对应于所述MAT的第二部分。全局电路选择并驱动全局位线的部分以及全局字线的部分以进行读操作和写操作。图4是采用自旋转移效应的磁存储器100的一部分的示范性实施例的示意图。磁存储器100优选地是STT-RAM 100并且以层级的方式来组织。存储器100包括存储阵列片 (MAT) 110、全局电路位线120、全局字线130、中间电路140、以及全局电路150。尽管如图4 中可见，示出了具体数量的全局位线120、全局字线130、中间电路140以及全局电路150，但是可以重复MAT 110、全局位线120、全局字线130、中间电路140的组合，以便扩大磁存储器 100以提供更大量数据的存储。例如，在图4中示出的实施例中，中间电路140控制其左和 /或其右的MAT中的写操作。在所示的存储器100中，示出了六个MAT 110。但是，存储器100可以包括其它数量的MAT 110。此外，存储器100阵列可以分离为子阵列。在一个实施例中，子阵列包括八个MAT 110，而九个字线112被诸如列选择电路(未明确示出)之类的局部(local)解码电路夹在中间(sandwiched)，局部解码电路可以是中间电路140的部分。偶数位线/源极线对114连接到在顶部中间电路140的列选择电路，而奇数位线/源极线对114连接到在底部中间电路140的底部列选择电路。在一些实施例中，存储器100与外部存储器时钟同步运行。输入的控制信号可以用于与地址位一起发出读命令和写命令。在一些实施例中，可以同时读或者写八比特的数据。但是，其它实施例可以读和/或写其它数量的比特的数据。而且在一些实施例中，在时钟的正沿(positive edge)寄存输入的信号。在一些这样的实施例中，正时钟周期被用作存储器有效周期(active cycle)，负周期被用作存储器预充电周期。结果，由于读和写脉宽可以过外部时钟来控制，可以简化MAT 110中的存储单元中的MTJ的测试和特征化。MAT 110是数据被实际存储的位置。为了清楚起见，只有一个MAT 110用标号 “110”标记。每个MAT包括可以以阵列配置的多个存储单元(未明确示出)。而且，阵列可以划分为一个或多个存储体(bank)，这些存储体可以相同或者不同。每个存储单元可以包括一个或多个磁存储器元件和一个或多个选择器件。例如，存储单元可以包括一个磁沟道结和一个选择晶体管。在另一个实施例中，存储单元可以包括两个磁沟道结和两个选择晶体管。在其它实施例中，可以使用不同数量的磁元件和/或选择器件。磁元件能够使用通过磁元件驱动的写电流进行编程。在一个实施例中，通过组合两个一个晶体管-一个磁兀件存储单兀(one transistor-one magnetic element storage cell)来形成两个晶体管-两个磁兀件存储单兀(two transistor-tow magnetic element storage cell)。在这样的实施例中，两个磁元件之一可以被分配真位(true bit)，另一个磁存储单元被分配补位(complement bit)。将相反的状态写到真磁元件和补充磁元件。这样的存储器机制考虑到(allow for)将使用的差分感测机制(differential sensing scheme)。使用一个晶体管-一个磁元件的实施例可以使用参考位线感测机制。MAT 110还包括位线和字线。在所示的实施例中，位线和源极线垂直走线(rim)并且用箭头114示出，而字线水平走线，如图中箭头112所示。位线114和字线112对应于磁存储单元。在一些实施例中，磁存储单元位于位线114和字线112的交叉点。在一些实施例中，可以将位线114和源极线114类似于DRAM那样以半节距(half-pitch)绘制。中间电路140控制相应MAT 110内的读操作和写操作。例如，如图5中所示，中间电路140可以包括局部解码电路142和驱动感测电路144。解码电路142可以考虑到选择具体MAT 110以及MAT 110内单独的字线112和位线114(并且由此所选择的存储单元)。 写电路146可以用于驱动写电流，不然就控制MAT 110内的写操作。类似地，读电路148可以驱动读电流，从正在读的MAT 110接收输出感测电流，和/或不然就控制相应的MAT 110 中的读操作。再参考图4，全局位线120和全局字线130可以用于在MAT 110之间进行选择。由此，可以基于启用和禁用全局位线120和全局字线130来读或者写不同的MAT 110。全局电路150还用于选择和驱动全局位线120的部分以及全局字线130的部分以进行读操作和写操作。换句话说，全局电路可以选择性地启用/禁用线120和130的部分以及从线120接收信号。存储器100以模块、层级架构组织。结果，可以通过添加一个或多个模块110、120、 130、140和150来建立更大的存储器。存储器100由此可扩大为更大更密的存储器。例如， 存储器100可以扩大为吉比特(( )密度或者更高。而且，全局位线120和全局字线130可以具有比每个MAT 110内的位线114和字线112更低的电阻。在一些实施例中，这可以通过在金属3层中形成全局线120和130来实现。由此，寄生电阻可以降低和/或限制到MAT 110。阵列效率可以由此提高，同时对性能几乎没有影响。在一些实施例中，还可以实现短的写时间——例如利用小于一个微微焦耳(picojoule)的写能量，达十毫微秒的阶次，以及较小的读存取时间——例如9. 6毫微秒。感测放大器可以位于全局电路150中，并且由此与局部位线114断开耦接(de-coupled)。多个MAT 110还可以共享全局电路150中的一组全局感测放大器和全局写驱动器。在一些实施例中，阵列大小可以由此减小，例如通过具有相同大小但是使用局部感测放大器的存储器，减小40%。使用中间电路140用于感测信号、 驱动电流以及在MAT内解码，可以降低读和/或写惩罚(penalty)。因此，存储器100可用于诸如高密度STT-RAM这样的高密度存储器中。由此，STT-RAM的好处，诸如低功耗、低成本以及非易失性，可以扩大到更高密度存储器。图6是采用自旋转移效应的磁存储器100’的一部分的另一示范性实施例的示意图。磁存储器100’的许多组件与磁存储器100的类似，因此类似地标记。因此，存储器100’ 包括MAT 110，、全局位线120，、全局字线130，、中间电路140，、以及全局电路150，。还示出中间电路140’和全局电路150’的具体实施例。例如，中间电路140’包括读电路148’和写电路146，。类似地，全局电路150，包括电路150A或电路150B，其中电路150A被配置为感测针对参考信号的读信号，电路150B被配置为使用差分感测。存储器100’包括中间电路140’。中间驱动/感测电路140’可以驱动电流、接收信号，不然就控制相应MAT 110’中的读操作和写操作。在所示实施例中，中间电路140’控制中间电路140’右边和/或左边的MAT 110’的这样的操作。因此，中间电路140’包括读电路148’和写电路146’。读电路148控制相应MAT 110’中的读操作。在所示的实施例中，读驱动器140’本质上是传输门(pass gate)。但是，在其它实施例中，如下所述，读电路148’可以包括其它组件。例如，读电路148’可以包括前置放大器或者其它电路。这样的前置放大器可以包括电流镜(图6中未示出)。写驱动器146’用来驱动用于相应MAT 110中的写操作的写电流。写驱动器146’ 在读操作期间是三态的(tri-stated)。在写操作期间，全局写线(GBWL) 130’被有效数据激活，并且所选择的子阵列写驱动器146’被启用以提升源极线和位线114’上的写数据信号。图6中所示的实施例具有负的位线/源极线114’提升选项，用于在必要时增大写容限。写驱动器146’的下拉晶体管源极节点连接到总线，总线通常接地。在所示的实施例中， 字线112被提升到3. 2v,以便提供足以写“1”的写电流(将MTJ的自由层的磁性从反平行 (antiparallel)于管脚层磁性变为平行于管脚层磁性)。在一个实施例中，这个写电流是 128 μ Α。在一个实施例中，为了写“0”(将MTJ的自由层的磁性从平行于管脚层磁性变为反平行于管脚层磁性)，可以使用大约152 μ A的写电流。在一个这样的实施例中，用作磁元件的MTJ被设计为在+80 μ A处切换，其可以提供大于60%的写容限。但是，可以使用其它写电流、在不同电流处切换的其它磁元件、以及其它机制。因为写驱动器146’在MAT 140之间的阵列间隙中被局部重复(repeated locally)，所以对于使用这个架构在较高密度处的写容限几乎没有影响。存储器100，还包括全局电路150，。全局电路150A和150B被配置为分别用于参考和差分感测。例如，可以在这样的实施例中使用全局电路150A:其中，每个存储单元包括单一(single)晶体管和单一磁元件，诸如MTJ。全局电路150B可以用于MAT 110，其中每个单元包括两个晶体管和两个磁元件，并且其中存储了位及其补充(a bit and its complement)。此外，全局电路150A和150B的每一个包括用来提供对应于MAT 110中的存储单元的状态的输出的感测放大器(SA)。存储器100’可以共享存储器100的好处。存储器100’以模块、层级架构组织。因此，存储器100’可扩大为更大、更密集的存储器。例如，存储器100’可以扩大为( 密度或者更高。而且，全局位线120’和全局字线130’可以具有比每一个MAT 110’内的线114’和112’更低的电阻。寄生电阻可以降低和/或限制到MAT 110。阵列效率可以由此提高， 同时对性能几乎没有影响。还可以实现短的写时间和较小的读存取时间。感测放大器可以位于全局电路150’中，与局部位线断开耦接，并且为多个MAT 110’所共享。阵列大小可以由此减小。中间电路140’的使用可以降低读和/或写惩罚。由此，STT-RAM的好处，诸如低功耗、低成本以及非易失性，可以扩大到更高密度的存储器。图7是采用自旋转移效应的磁存储器100”的一部分的另一示范性实施例的示意图。磁存储器100”的许多组件与磁存储器100/100’的类似，因此类似地标记。因此，存储器100”包括MAT 110”、全局位线120”、全局字线130”、中间电路140”、以及全局电路150”。 还示出中间电路140”和全局电路150”的具体实施例。例如，中间电路140”包括写电路 146”和读电路148”。类似地，全局电路150”示出为包括电路150A，，电路150A，被配置为感测相对于参考信号的读信号。存储器100”，像存储器100和100’一样，可以分离为子阵列。在一个实施例中，子阵列包括八个MAT 110”，其九个字线112被局部解码电路夹在中间，局部解码电路诸如局部列选择电路142’，其可以是中间电路140”的部分。偶数位线/源极线对114”连接到顶部中间电路140”的列选择电路，而奇数位线/源极线对114”连接到底部中间电路140”的底部列选择电路。局部列选择电路142’的列选择信号CS也可以是在多个MAT110”上运行的全局信号。因此，全局电路150”可以包括提供列选择信号CS的列解码器(未示出)。在图7中示出的实施例中，绝缘晶体管由线141和143驱动。因此，可以选择正在存取的MAT 110并且可以隔离没有在存取的MAT 110。在一个实施例中，五个地址位解码 32个全局列选择线之一，而三个位解码八个扇区之一。每个MAT 110可以包括16Kbit的 STT-RAM、四个参考位线/源极线114”、16个冗余字线112”、八个冗余位线/源极线114”、 以及四个冗余参考位线/源极线114”。在所示的实施例中，读路径中的大部分寄生电阻处于位线和源极线114(图7中未明确标记)中，它们可以分别位于金属1和金属0内。这些金属层可以做成窄且紧的节距，从而导致与较低电阻中间线145和全局线130”/120”相比非常之高的电阻。图7中描绘的架构因此可以扩大为更高的密度，因为可以以较小的影响添加多个MAT 110以感测放大器容限。在读和写操作期间，磁存储器100”以与存储器100 和100’类似的方式运行。存储器100”可以共享存储器100和100’的好处。具体来说，存储器100”以模块、 层级架构组织。因此，存储器100”可扩大为更大、更密集的存储器。而且，全局位线120”和全局字线130”可以具有较低电阻。寄生电阻可以降低和/或限制到MAT 110”。因此可以提高阵列效率，而对性能几乎没有影响。还可以实现较短的写时间和较小的读存取时间。感测放大器可以位于全局电路150”中，与局部位线断开耦接，并且为多个MAT 110”所共享。 阵列大小可以由此减小。中间电路140”的使用可以降低读和/或写惩罚。由此，STT-RAM 的好处，诸如低功耗、低成本以及非易失性，可以扩大到更高密度的存储器。图8是MAT 110”’的一部分的另一示范性实施例的示意图。具体来说，示出包括磁元件116的存储单元115。为了清楚起见，只标记了一个存储单元115。所示的存储单元115中包括一个磁元件116和一个选择器件。为了清楚起见，没有明确标记相应的选择器件。磁元件116可以是磁沟道结或者可经由自旋转移切换的其它类似结构。选择器件可以是选择晶体管。还示出位线114A、源极线114B。在一个实施例中，存储单元维度可以是216nmx 188nm，或者14F2。在所示实施例中，两个平行的多晶硅字线112”’组成选择晶体管的栅极。源极线114B可以在金属0层中形成，而位线114A在金属1线中形成。还在所示的实施例中，位线114A和源极线114B垂直于字线112”’。字线112’由作为解码电路 142(图8中未示出)的部分的字线驱动器来驱动，并且使用层级行解码机制来解码。在一个实施例中，三个地址位解码八个字线112”’之一。因此，八个字线112”’立即被作为全局电路150的部分的全局字线驱动器(图8中未示出)选择。剩余地址位的一部分选择子阵列扇区内的十六个全局字线130之一。可以对剩余位进行解码以选择块中的四个子阵列扇区之一。全局字线140可以驻留在金属2中，其跨越子阵列的整个长度运行。图9是包括前置放大器的、采用自旋转移效应的磁存储器100”’的一部分的另一示范性实施例的示意图。更具体地说，磁存储器100”’的部分包括读电路148”’，其作为中间电路的部分，诸如中间电路140/140’。还示出存储器的其它部分，包括解码电路，例如在接收列选择信号CSO-CSn的列选择晶体管中示出的那样。如上所讨论的，中间电路 140/140’可以包括传输门和/或前置放大器。读电路148”’包括前置放大器148”’。所示的前置放大器148”’被配置为当使能信号ENB为低时激活。但是，在另一实施例中，前置放大器148”’可以以其它方式配置。在所示实施例中，前置放大器是电流镜前置放大器， 使用晶体管对Ml和M2来形成电流镜。在电流镜中，M2等于N*M1，其中N大于一。因此， 电流镜前置放大器148输出N倍于输入读电流的放大电流。以不同步的方式陈述，前置放大器148”，将来自磁元件116，的读信号放大因子N倍。因此，可以在MAT 110/110’内使用更低的读电流。更具体地说，晶体管Ml可以具有被设计为提供较小读电流的宽度，该较小读电流充分地在存储单元的磁元件的切换电流之下(well under)。因此，可以在不干扰 MAT110/110' /110”中的存储单元的状态的情况下执行读操作。此外，可以降低由更高的电阻位线和源极线114承载的读电流的电力损耗。使用宽度被设计为考虑到更高的输出电流而提供足够放大(sufficient amplification)的M2晶体管。因此，实现更稳健的(robust) 感测。注意，感测放大电流通路与磁元件的电流通路断开耦接。前置放大器148”’由此放大来自MAT 110/110’的读电流，并且可以将电流驱动至全局电路150/150’。更具体地说， 在所示实施例中，放大电流可以被提供给感测放大器170，其可以是全局电路150/150’的部分。存储器100”’可以共享存储器100、100’和100”的好处。此外，因为使用前置放大器148”’，所以可以几乎没有或者完全没有读惩罚。更具体地说，如上所讨论的，可以在 MAT 110/110，/110”内使用更低的读电流，被前置放大器148”，放大，并且放大的电流可以被提供给感测放大器170用于确定正在读的存储单元的状态。因此，可以提高性能。图10是在诸如采用自旋转移效应的存储器100/100，/100”/100”，这样的存储器中可用的感测放大器170’的级的示范性实施例的示意图。因此，感测放大器170’可以用于全局电路150/150’/150”中。感测放大器170’可以包括级172和级174。第一级172可以是电流级。第一级172可以作为第一电压级重复。因此，在这样的实施例中，第一级172可以用于三级感测放大器170’的两级。第二级174可以是第二电压级。在另一实施例中，感测放大器170’包括两级。但是，在另一实施例中，感测放大器170’包括其它数目的级。而且，在另一实施例中，存储器100/100’ /100”/100”’可以使用其它感测放大器(未示出)。在所示实施例中，位线120运送数据，并且在一些实施例中，参考用作公共源极放大器对的电流源负载。信号Vcm是控制电流源和输出电压的偏置电压。但是，电流源和输出电压的控制可以分开进行独立的控制。此外，在所示实施例中，I皿是提供用于读操作的电流。因此，感测放大器170’可以提供读电流以及作为负载接收读电流。但是，在另一实施例中，读电流可以与感测放大器170’断开耦接。使用小于电源电压的电压来给第一电流和第一电压级中使用的电路172(感测放大器170’的头两级)供电。Va^n为电路172供电的电压的组合导致在磁元件116两端的控制的读电压。感测放大器170’可以用于参考机制 (例如，每一存储单元有一个晶体管-一个磁元件)以及差分感测机制(每一存储单元有存储补充数据的两个晶体管和两个磁元件)。注意，感测容限可以用差分感测机制来加倍。图11是采用自旋转移效应的存储器中可用的写驱动器146”’的另一示范性实施例的示意图。写驱动器类似于图7中所描绘的写驱动器146”。在操作中，全局电路 150/150’(图11中未示出)。当写入“1”时，全局电路150/150’驱动GWRL到高。结果，位线114A为高，而源线114B被驱动为低。因此，写驱动器146”’也可以驱动MAT 110/110，/110”/110”，中的写电流。因此，在存储器100、100，、100”、100”，的中间电路 140/140’ /140”中使用写驱动器146”’可以允许中间电路140/140’ /140”的至少一部分好处能够得以实现。图12是提供采用自旋转移效应的磁存储器的方法200的示范性实施例的示意图。 为了清楚起见，在图4中的存储器100的上下文中描述方法200。但是，在替换实施例中，可以使用其它配置。此外，在特定步骤的上下文中描述方法200。但是，可以组合步骤或者省略步骤。经由步骤202提供多个MAT 110。因此，步骤202包括提供一个或多个阵列，每个阵列包括多个磁存储单元。而且，在MAT内提供位线和源极线114、多个字线112。经由步骤204提供用于控制多个MAT内的读操作和写操作的中间电路140。步骤204可以包括提供解码电路142，以及可以包括写驱动器146和读驱动器148的读/写电路144。经由步骤 206提供全局位线120。类似地，经由步骤208提供全局字线130。还经由步骤210提供全局电路150。然后可以完成存储器100的制造。使用方法200，可以提供存储器100、100，、100”和/或100”，。因此，可以实现存储器100、100’的层级架构的好处。已经公开了磁存储器的方法和系统。已经依照所示实施例描述了所述方法和系统，可以存在对所述实施例的变化，并且所有变化应当属于本发明的精神和范围内。因此， 本领域普通技术人员可以进行许多修改，而不脱离所附权利要求的精神和范围。
权利要求
1.一种磁存储器，包括多个存储阵列片(MAT)，所述多个MAT中的每一个包括多个磁存储单元、多个位线和多个字线，所述多个磁存储单元中的每一个包括至少一个磁元件和至少一个选择器件，所述至少一个磁元件能够使用通过所述至少一个磁元件驱动的至少一个写电流进行编程，所述多个位线和所述多个字线对应于所述多个磁存储单元；中间电路，用于控制所述多个MAT内的读操作和写操作； 多个全局位线，所述全局位线中的每一个对应于所述多个MAT的第一部分； 多个全局字线，所述全局字线中的每一个对应于所述多个MAT的第二部分；以及全局电路，用于选择和驱动所述多个全局位线的部分以及所述多个全局字线的部分以进行读操作和写操作。
2.如权利要求1所述的磁存储器，其中，所述中间电路还包括多个中间驱动/感测电路，用于驱动所述多个MAT中的读操作和写操作中的至少一个， 所述多个中间驱动器中的每一个对应于所述多个MAT的第三部分；局部解码电路，用于选择所述多个MAT的至少一个所选择的MAT以及至少一个所选择的MAT中的存储单元中的至少一个。
3.如权利要求1所述的磁存储器，其中，所述中间电路还包括多个中间读驱动器，所述多个中间读驱动器中的每一个用于控制所述多个MAT的第三部分中的读操作；以及多个中间写驱动器，所述多个中间写驱动器中的每一个用于驱动所述多个MAT的第四部分中的写操作。
4.如权利要求3所述的磁存储器，其中，所述中间读驱动器中的每一个还包括至少一个前置放大器，用于放大来自所述多个MAT的部分的读信号以提供放大的读信号。
5.如权利要求4所述的磁存储器，其中，所述至少一个前置放大器还包括 至少一个电流镜前置放大器。
6.如权利要求4所述的磁存储器，其中，所述全局电路还包括至少一个感测放大器，用于接收来自所述前置放大器的放大的读信号以及提供与所述多个MAT的部分中的所述多个存储单元中的至少一个的至少一个状态相应的输出。
7.如权利要求6所述的磁存储器，其中，所述至少一个感测放大器还包括 第一电流级；以及电压级，其与第一电流级耦接。
8.如权利要求6所述的磁存储器，其中，所述至少一个感测放大器还包括 第一电流级；第一电压级，其与第一电流级耦接；以及第二电压级，其与第一电压级耦接。
9.如权利要求3所述的磁存储器，其中，所述多个读驱动器中的每一个还包括 传输门，对应于所述MAT的第三部分。
10.如权利要求1所述的磁存储器，其中，所述多个全局字线具有第一电阻，所述多个全局位线具有第二电阻，所述多个字线具有第三电阻，所述多个位线具有第四电阻，所述第一电阻小于所述第三电阻和所述第四电阻，所述第二电阻小于所述第三电阻和所述第四电阻。
11.如权利要求1所述的磁存储器，其中，所述全局电路还包括至少一个感测放大器，用于接收来自所述多个MAT的部分的读信号并且被配置为以差分感测机制处理所述读信号。
12.如权利要求1所述的磁存储器，其中，所述全局电路还包括至少一个感测放大器，用于接收来自所述多个MAT的部分的读信号并且被配置为基于参考信号处理所述读信号。
13.如权利要求1所述的磁存储器，其中，所述多个MAT还包括 第一存储体；以及不同于第一存储体的第二存储体。
14.如权利要求1所述的磁存储器，其中，所述多个存储单元的至少一部分包括单一晶体管和单一磁元件。
15.如权利要求1所述的磁存储器，其中，所述多个存储单元的至少一部分包括两个晶体管和两个磁元件。
16.如权利要求1所述的磁存储器，其中，所述两个晶体管和两个磁元件被配置为以差分感测机制读取。
17.—种磁存储器，包括多个存储阵列片(MAT)，所述多个MAT中的每一个包括多个磁存储单元、多个位线和多个字线，所述多个磁存储单元中的每一个包括至少一个磁元件和至少一个选择器件，所述至少一个磁元件能够使用通过所述至少一个磁元件驱动的至少一个写电流进行编程，所述多个位线和所述多个字线对应于所述多个磁存储单元；中间电路，用于控制所述多个MAT内的读操作和写操作，所述中间电路还包括至少一个电流镜前置放大器，用于放大来自所述多个MAT的部分的读信号以提供放大的读信号；多个中间读驱动器，所述多个中间读驱动器中的每一个用于控制所述多个MAT的第三部分中的读操作，所述中间读驱动器还包括多个中间写驱动器，所述多个写驱动器中的每一个用于驱动所述多个MAT的第四部分中的写操作；局部解码电路，用于选择所述多个MAT的至少一个所选择的MAT和所述至少一个所选择的MAT中的存储单元中的至少一个；以及多个全局位线，所述全局位线中的每一个对应于所述多个MAT的第一部分；以及多个全局字线，所述全局字线中的每一个对应于所述多个MAT的第二部分； 全局电路，用于选择和驱动所述多个全局位线的部分和所述多个全局字线的部分以进行读操作和写操作，所述全局电路包括至少一个感测放大器，用于接收来自所述前置放大器的放大的读信号以及提供与所述多个MAT的部分中的所述多个存储单元中的至少一个的至少一个状态相应的输出。
18.一种用于提供磁存储器的方法，包括提供多个存储阵列片(MAT)，所述多个MAT中的每一个包括多个磁存储单元、多个位线和多个字线，所述多个磁存储单元中的每一个包括至少一个磁元件和至少一个选择器件， 所述至少一个磁元件能够使用通过所述至少一个磁元件驱动的至少一个写电流进行编程， 所述多个位线和所述多个字线对应于所述多个磁存储单元；提供中间电路，用于控制所述多个MAT内的读操作和写操作； 提供多个全局位线，所述全局位线中的每一个对应于所述多个MAT的第一部分； 提供多个全局字线，所述全局字线中的每一个对应于所述多个MAT的第二部分；以及提供全局电路，用于选择和驱动所述多个全局位线的部分以及所述多个全局字线的部分以进行读操作和写操作。
全文摘要
描述了用于提供磁存储器的方法和系统。所述方法和系统包括提供存储阵列片(MAT)、中间电路、全局位线、全局字线和全局电路。每个MAT包括磁存储单元、位线和字线。磁存储单元中的每一个包括至少一个磁元件和至少一个选择器件。磁元件能够使用通过磁元件驱动的写电流进行编程。位线和字线对应于磁存储单元。中间电路控制MAT内的读操作和写操作。每个全局位线对应于多个MAT的第一部分。每个全局字线对应于多个MAT的第二部分。全局电路选择并驱动全局位线的部分以及全局字线的部分以进行读操作和写操作。
文档编号G11C19/08GK102483956SQ201080040444
公开日2012年5月30日 申请日期2010年9月7日 优先权日2009年9月11日
发明者A.E.翁格 申请人:格兰迪斯股份有限公司