专利名称：用于存储器阵列的动态泄漏控制的利记博彩app
技术领域：
本发明涉及存储器电路，尤其涉及控制存储器电路中的泄漏。
背景技术：
在很多应用中都用到了静态随机存取存储器(SRAM)。此类应用包括高速缓冲存储器、寄存器文件、缓存器等等。不同于与之相对的动态RAM(DRAM)，SRAM不需要通过周期性刷新来保持其内容。然而，SRAM会受到泄漏电流的影响。SRAM可以用多个存储器单元实施，其中每一个存储器单元都被配置成存储一信息比特。每一个存储器单元都可以包括多个晶体管。给定的存储器单元的不同晶体管可以是活动的(即开启)，以便存储一信息比特，而其他晶体管则可以是不活动的(即关闭)。 但是，不活动的晶体管仍旧有可能受到其各自的漏极节点与源极节点之间的泄漏电流的影响。尽管存在这样的泄漏电流，但只要施加电力，SRAM的单元通常还是会保持其内容。然而，将恒定电力应用于SRAM阵列中的单元可能会对总的功耗产生不利影响。
发明内容
所公开的是使用动态泄漏控制的存储器电路的不同实施例。在一个实施例中，存储器电路包括与虚拟电压轨相耦合的多个存储器单元。例如，所述多个存储器单元可以形成SRAM阵列的子阵列。在虚拟电压轨与电压供应节点之间可以耦合切换电路，并且可以耦合比较器来将虚拟电压轨上呈现的电压电平与参考电压相比较，由此基于所述比较来提供输出信号。该切换电路可以被配置成根据输出信号来将虚拟电压轨电耦合到电压供应节点。在一些实施例中，切换电路可以用PMOS晶体管或NMOS晶体管实施，但是其他实施例也可以使用其他切换电路。此外还公开了一种用于动态控制泄漏的方法。在一个实施例中，该方法包括将虚拟电压轨上呈现的电压电平与参考电压相比较，其中所述虚拟电压轨与存储器子阵列相耦合。该方法还包括根据所述比较的结果来提供输出信号；以及根据该输出信号来激活切换电路，其中在被激活时，所述切换电路会将虚拟电压轨上呈现的电压电平朝着相应电压供应节点上呈现的电压电平拉动。
通过阅读以下详细描述以及参考附图，本发明的其他方面将变得清楚，其中图1是示出了存储器电路的一个实施例的框图；图2是与存储器子阵列相耦合的泄漏控制电路的一个实施例的示意图；图3是存储器单元的一个实施例的示意图；图4是与存储器子阵列相耦合的泄漏控制电路的另一个实施例的示意图；图5是示出了泄漏控制电路的一个实施例的操作的时序图；图6是与存储器子阵列相耦合的泄漏控制电路的另一个实施例的示意4
图7是与存储器子阵列相耦合的控制电路的另一个实施例的示意图；图8是示出了控制电路的另一个实施例的操作的时序图；图9是集成电路的一个实施例的框图；以及图10是用于控制泄漏的方法的一个实施例的流程图。尽管本发明很容易受到不同修改和替换形式的影响，但在附图中举例显示并且在这里详细描述了本发明的具体实施例。然而应该理解，附图及其描述并不是为了将本发明局限于所公开的特定形式，相反，本发明旨在覆盖落入所附权利要求定义的发明实质和范围以内的所有修改、等同及替代。
具体实施例方式图1是示出了存储器电路的一个实施例的框图。在所显示的实施例中，存储器电路200包括被组织成多个子阵列202A-202N的存储器阵列201。子阵列202的确切数量可以随着实施例的不同而改变。在一些实施例中，存储器阵列201可以被组织成能被单独访问的存储器组中，其中每一个组都包括子阵列202A-202N中的一个或多个。如下所述，每一个子阵列202A-202N都包括多个存储器单元，这些存储器单元可以被排列成行和列。在一个实施例中，存储器阵列201是SRAM(静态随机存取存储器)阵列。存储器电路200还包括解码器203、控制单元206以及I/O电路207。在所显示的实施例中，解码器203是被配置成对提供给存储器电路200的地址进行解码以便执行读取和写入操作的地址解码器。来自解码器203的已解码地址信息被提供给存储器阵列201，以便驱动与所寻址的位置相对应的字线。I/O电路207在阵列201与数据总线之间提供了接口，以便适应读取和写入操作过程中的数据传输。举个例子，在不同的实施例中，I/O电路207可以包括在读取操作过程中感测存储器单元内容的感测放大器，在写入过程中将数据驱动到存储器单元的驱动器， 以及用于在此类存取过程中对来自/去往所选择的存储器单元的相应位线的数据进行路由的复用电路。I/O电路207还可以包括产生启用感测放大器(在读取操作过程中)以及驱动器(在写入操作过程中)的信号的逻辑。控制逻辑206被配置成为存储器电路200提供不同的控制功能，诸如生成用于读取和写入操作的使能信号。如所示的，控制逻辑206还可以包括多个泄漏控制电路 210A-210N，其中每一个泄漏控制电路都与多个子阵列202A-202N中的一个相应子阵列相关联。每一个泄漏控制电路210都被配置成防止保存在其相应子阵列202的存储器单元中的数据丢失，并且还可以被配置成为相应子阵列202提供电源门控(power gating)。在下文中将会更详细地描述泄漏控制电路210的不同实施例。现在转到图2，该图显示了与存储器子阵列202耦合的泄漏控制电路210的一个实施例的示意图。为了简单起见，在本实施例和后续实施例中，子阵列202代表了图1的子阵列202A-202N中的任一子阵列，而泄漏控制电路210则代表了图1的泄漏控制电路 210A-210N中的任一个。在所显示的实施例中，子阵列202包括多个存储器单元219，其中每一个存储器单元都被各自组织成N行M列。例如，子阵列202的一个实施例各自可以包括64K行(N = 64K)8列(Μ = 8)。但是，行和列的具体数量可以随实施例改变，并且M或N的值是没有具体限制的。在所描述的实施例中，指定列中的每一个存储器单元219都共享一对位线(bl_ h和bl_l)。每一个行中的单元都共享一个公共字线(例如，每一列的单元0共享wl 0)。在图3中显示了存储器单元219的一个实施例的实施方式。图3所示的存储器单元包括交叉耦合的反相器238和239，并且这些反相器形成了一个保持电路。反相器238的输出和反相器239的输入各自均耦合到第一传输门晶体管Q1，所述晶体管Ql转而耦合到一对互补位线中的第一位线BitlineJL同样，反相器238的输入和反相器239的输出都耦合到第二传输门晶体管Q2，并且所述晶体管Q2转而耦合到该互补位线对中的第二位线 Bitline_L。应该指出的是，图3的Bitline_H和Bitline_L分别对应于图2中被标记为 bl_h和bl_l的位线。在存储信息时，反相器238和239的输出端子上在任何给定时间给出的输出值都是对方的补码。例如，当存储器单元219在反相器238的输出端子上保存逻辑1 (例如逻辑高电压)时，在反相器239的输出端子上保存的将会是逻辑0(例如逻辑低电压)。晶体管Ql和Q2每一个的栅极端子均耦合到字线。在要访问存储器单元219时， 该字线被驱动到高电平(例如通过解码器203和/或其他控制电路)。如果该操作是读取操作，那么由包含交叉耦合的反相器238和239的保持电路保存的数据将会分别通过传输门晶体管Ql和Q2传送到位线，并且会被(例如I/O电路207的)感测放大器感测。如果该操作是写入操作，那么I/O电路207会将相应数据驱赶到位线上，在那里所述数据分别通过传输门晶体管Ql和Q2传送到反相器238和239，并且可以改写存储器单元219的当前状态。当读取或写入操作结束时，字线将会降至低电平，由此导致传输门晶体管Ql和Q2去激活，并且由此将反相器238和239与位线相隔离。存储器单元219包括两条电压轨291和四2，以便于为存储器单元提供电力。如下文中更进一步描述的那样，这其中的一个电压轨可以是虚拟电压轨。例如，在图2和4的实施例中，电压轨291是虚拟电压轨(例如虚拟VDD轨)。在参考图6和7论述的实施例中， 电压轨292是虚拟电压轨(虚拟VSS轨)。这里使用的术语“电压轨”(或“电压供应轨/ 节点”)指的是由供电单元在其上提供电压以便于向设备供电的节点。这里使用的术语“虚拟电压轨”指的是由电压轨通过切换电路在其上提供电压以使其会不时地与电压轨相隔离的节点(例如通过一个或多个晶体管或切换电路与电压供应节点耦合的电压轨，其中所述晶体管或切换电路在某些时候可能是不活动的)。在不同的实施例中，电压轨291或四2之一可以提供相对于外部地而言是0伏的电压，由此形成接地轨(或虚拟接地轨)。应该指出的是，图3的存储器单元219是可以在子阵列202(以及由此在存储器阵列201)中实施的存储器单元的一个例示实施例。具有数量更多或更少的晶体管以及不同的具体配置的其他类型的存储器单元也是可行的，并且也在考虑之列。由于电压轨291或292之一是虚拟电压轨，因此，存储器单元219有可能受到泄漏的影响。更具体地说，在不活动的时候，晶体管Q3-Q6每一个都有可能受到泄漏电流的影响。这种泄漏有可能减小电压轨291与292之间的电压差，如果未被查出，那么它有可能会导致存储数据丢失。然而如下所述，在这里提供了可以防止存储数据丢失的泄漏控制电路的不同实施例。回过来参考图2，在所显示的实施例中，子阵列202的每一个单元219都耦合到虚拟电压轨，在本范例中虚拟电压轨是虚拟VDD。当PMOS晶体管Pl或P2中的任何一个处于活动时，子阵列202的虚拟VDD轨可以通过这其中的任一晶体管Pl或P2电耦合到电压供应轨或VDD轨。晶体管P2也被称为电源门控器，而晶体管Pl则被称为偏压晶体管。当要在读取和写入操作过程中访问子阵列202时，这时会将子阵列使能信号(Sub-array_en)声明成(例如，由控制逻辑206)是逻辑低电平，并且紧接在访问之前将其提供给晶体管P2的栅极端子，一旦访问结束，则可以撤销对该信号的声明。晶体管P2会响应于其栅极端子上的逻辑低电平而被激活，由此在VDD轨与虚拟VDD轨之间提供上拉路径。相应地，紧接在每次访问子阵列202之前，虚拟VDD轨都被朝着在VDD轨上呈现的电压上拉，以确保正确的读取和写入操作。在子阵列202未被访问时，这时会通过转换到逻辑高电平来撤销对子阵列使能信号的声明，由此关闭晶体管P2，以及将虚拟VDD轨与VDD轨去耦合。由于晶体管P2 处于不活动状态，在虚拟VDD轨上呈现的电压电平将有可能因为子阵列202的单元219中的泄漏而略有下降，然而如下所述，泄漏控制电路210可以限制电压电平下降的量。在所显示的实施例中，泄漏控制电路210包括比较器215，该比较器可以用任何适当的比较器电路(例如施密特触发器)来实现。比较器215的同相输入与虚拟VDD轨耦合，而反相输入则被耦合成接收来自参考电压单元220的参考电压。所述参考电压单元220 提供的参考电压是阈值电压，它提供了用于与虚拟VDD轨上呈现的电压电平进行比较的基础。举例来说，在一个特定实施方式中，呈现在VDD轨上的电压可以是1伏，而参考电压单元220提供的参考电压有可能是0. 7伏(但是这些电压有可能随实施例不同而不同)。在不同实施例中，参考电压单元220提供的参考电压可以通过输入2 来编程。假设启用了比较器215，当虚拟VDD轨的电压电平大于参考电压时，比较器215的输出(与所描述的实施例中的偏压使能信号bias_en相对应)将被驱动至高电平。因此， 晶体管Pl会保持在不活动状态(关闭)。如果虚拟VDD轨上的电压电平降至参考电压的电压电平以下，那么比较器215输出的偏压使能信号将被驱动到低电平。由此，低电平的偏压使能信号将会激活晶体管P1。当激活(开启)P1时，虚拟VDD轨的电压电平将被朝着电压轨VDD上呈现的电压电平上拉。如果虚拟VDD轨的电压电平被上拉至大于参考电压单元 220提供的参考电压的电平，那么作为响应，比较器215会将偏压使能信号变换到高电平， 由此导致去激活P1。相应地，泄漏控制电路210可以周期性地将虚拟VDD轨上的电压被朝着VDD轨的电压电平回拉，以及将其上拉至超出参考电压单元220提供的参考电压的电平， 从而防止泄漏所导致的数据丢失。在图2所示的实施例中，泄漏控制电路210包括定时器211。该定时器211被配置成产生施加到比较器215的使能输入端的时钟信号。举例来说，在一个实施例中，定时器 211被配置成产生具有预定频率和占空比的时钟信号。在一个实施例中，该占空比可以是 50%，但是其他占空比值也是可能的。此外，在不同的实施例中，根据经由输入298接收的一个或多个控制信号，可以编程定时器211产生的时钟信号的频率和/或占空比。在一个实施例中，比较器215被配置成在时钟信号处于高电平的时候启用，以及在时钟信号处于低电平的时候禁用。在禁用时，比较器215不会执行比较操作，由此不会驱动输出信号。因此，在本实施例中，只有在启用比较器215时才会执行比较。通过周期性地启用和禁用比较器215，可以实现泄漏控制处理的增强控制和/或改进的操作。应该指出的是，定时器211可以根据需要，使用各种特定电路配置来实现，并且可以包括锁相环和/或其他类型的电路，诸如计数器和/或除法器，以便将时钟信号的频率设置成预期值。此外还应该指出的是，未使用定时器的泄漏控制电路210的实施例(也就是在操作过程中始终启用比较器215的实施例)也是可行的，并且也在考虑之列。在图5的时序图中示出了图2所示的实施例的最终操作。如图所示，呈现在虚拟 VDD轨上的电压(‘虚拟VDD’ )有可能随时间(也就是因为泄漏电流)降低。当该电压降低到低于参考电压电平(‘Reference’)之后，如上所述的比较器和偏压晶体管的操作会将电压电平朝着VDD轨上呈现的电压(‘VDD’)向上回拉。该循环自身可以重复进行，但是应该指出，对相应子阵列202的访问有可能在任何时间中断该循环，由此导致激活电源门控晶体管P2，从而上拉呈现在虚拟VDD轨上的电压，而不管其是否低于参考电压。在存储器电路200的一些实施方式中，举例来说，如果晶体管Pl是相对较大的器件(由此具有强驱动力和快速切换时间)，那么较为理想的是减小偏压使能信号被驱动为低的持续时间，并且由此减小晶体管Pl处于活动的持续时间。相应地，在不同实施例中，脉冲宽度控制器可用于控制声明偏压使能信号的时间长度，并且由此控制晶体管Pi处于活动的时间量。图4是示出了使用虚拟VDD轨的泄漏控制电路210的这种实施例的示意图。 为了简单起见，与图2的电路部分相对应的电路部分是用相同数字编号的。除了以上描述的电路部件之外，图4的泄漏控制电路210还包括耦合在比较器215的输出与Pl的栅极端子之间的脉冲宽度控制器217。在该实施例中，脉冲宽度控制器217可以被配置成减小响应于比较器215提供的输出信号而生成的偏压使能信号(en_bias)的脉冲宽度。图6和7示出的是泄漏控制电路210的替换实施例。为了简单起见，与图2和4 的电路部分相对应的电路部分同样是用相同数字编号的。与使用虚拟VDD轨不同，图6和 7的泄漏控制电路210中的每一个都使用了虚拟VSS(例如虚拟地)轨。当晶体管附和N2 都不活动时，这时允许提升呈现在虚拟VSS轨上的电压(由泄漏电流导致)。比较器215可以将呈现在虚拟VSS轨上的电压电平与参考电压电平(从参考电压单元220接收)相比较。 如果呈现在虚拟VSS轨上的电压电平超出参考电压单元220提供的参考电压，那么比较器 215在被启用时，会声明将偏压使能信号变换成高电平的输出信号。响应于高电平的偏压使能信号，晶体管m将会变为活动的，从而创建从虚拟VSS轨到VSS轨的下拉路径(换言之，当m活动时，虚拟VSS轨将会电耦合到VSS轨)。然后，虚拟VSS轨上的电压电平将被朝着VSS轨上呈现的电压电平下拉，直至晶体管m变为不活动的。应该指出的是，图7的泄漏控制电路210包括脉冲宽度控制器217，出于与上文中针对图4的实施例论述的原由相似的原因，在一些实施例中可以使用该控制器217。图6和7的泄漏控制电路210都包括电源门控晶体管(在这两个实施例中都是 N2)。电源门控晶体管N2是紧接在访问子阵列202之前激活的。在活动时，晶体管N2会在虚拟VSS轨与VSS轨之间提供一条下拉路径。在访问结束之后，电源门控晶体管202将被
去激活。除了以上参考图2和4描述的实施例，图6和7的泄漏控制电路210还都包括被配置成产生时钟信号的定时器211，所述时钟信号则被用于周期性地启用比较器215。然而应该指出的是，其中在电路操作过程中始终启用比较器215 (并且由此不包括此类定时器) 的其它实施例也是可行的，并且也在考虑之列。图8的时序图中示出了图6和7显示的实施例的最终操作。如图所示，呈现在虚拟 VSS轨上的电压有可能随时间(也就是因为泄漏电流)上升。当该电压超出参考电压电平之后，如上所述的比较器和偏压晶体管的操作将会导致电压电平被朝着VSS轨上呈现的电压向下回拉。该循环自身可以重复进行，然而应该指出的是，对相应子阵列202的访问有可能在任何时间中断该循环，由此导致激活电源门控晶体管N2，从而下拉呈现在虚拟VDD轨上的电压，而不管其是否超出参考电压。现在转到图9，该图显示的是集成电路(IC)的一个实施例的框图。在所显示的实施例中，IC 400包括功能单元401，I/O单元403，SRAM 405以及可编程控制单元407。功能单元401可以被配置成根据需要来提供多种功能中的任何一种，这取决于IC 401的具体用途。举例来说，在一些实施例(例如多核心处理器)中，功能单元401可以包括多个处理器核心。从而，功能单元401可以被配置成从SRAM405中读取数据(或指令)，以及将数据写入SRAM 405。在不同的实施例中，SRAM 405可以形成高速缓冲存储器。在所显示的实施例中，I/O单元403可以是被配置成为IC 400外部的设备与功能单元401之间的通信提供路径的总线接口。SRAM 405可以根据图1所示的存储器电路来实现，并且由此可以包括依照上述任一实施例的泄漏控制电路。在所描述的实施例中，IC 401还包括可编程控制单元 407，它可用于存储对上述参考电压单元220的实例所提供的参考电压进行设置的控制值， 并且还可以存储对上述定时器211的实例所提供的时钟信号的频率和/或占空比进行设置的控制值。在不同的实施例中，在实施IC 400的系统的初始化过程中或可替换地，在其他任何操作时间期间，可以检测这些控制值。在一个实施例中，可编程控制单元407是用可编程熔丝实现的。但是，IC 401的其他实施例可以使用其他类型的存储器技术(诸如闪速存储器)来实施可编程控制单元407。 在一些实施例(例如使用可编程熔丝的实施例)中，信息可以被单次编程到可编程控制单元407中。在其他实施例(例如使用闪速存储器的实施例)中，如有需要，可以在初始编程之后重新编程所述信息。图10是用于控制存储器电路中的泄漏电流的方法的一个实施例的流程图。方法 500可以与如上所述的泄漏控制电路210的不同实施例中的任一实施例结合使用。在所显示的实施例中，方法500是以启用泄漏控制电路210的比较器215(方框505)为开始的。 在启用时，比较器215将虚拟电压轨上的电压与参考电压单元220产生的参考电压相比较 (方框510)。如果比较器在启用时在任何时间检测出超越了阈值(方框515，是；例如虚拟 VSS >阈值或是虚拟VDD <阈值)，那么比较器声明输出信号，并且虚拟电压轨上的电压被朝着电压轨上的电压上拉(方框520)。该处理可以持续进行，直至比较器检测到虚拟电压轨上的电压已被朝着电压轨上呈现的电压电平充分地拉动(由此导致撤销比较器输出信号)或是直到禁用所述比较器(方框530)。如果比较器在启用时未检测到超越电压阈值 (方框515，否)，则不声明输出信号(方框525)，并且随后禁用该比较器(方框530)。应该指出的是，在如上所述的泄漏控制电路210的其他实施例中，偏压晶体管和电源门控晶体管可以根据需要而在其他实施例中被替换成是使用附加和/或替换组件实施的替换切换电路。虽然本发明是参考特定实施例来描述的，但是应该理解，这些实施例是说明性的， 并且本发明的范围并不局限于此。针对这些实施例的任何变更、修改、补充和改进都是可行的。这些变更、修改、补充和改进同样落入后续权利要求详述的本发明的范围以内。
9
权利要求
1.一种存储器电路，包括多个存储器单元，被耦合成通过第一节点接收电力；耦合在所述第一节点与电压供应节点之间的切换电路；比较器，被耦合成将所述第一节点处的电压电平与参考电压电平相比较，并且被配置成根据所述比较来产生输出信号；其中所述切换电路被配置成在处于第一状态时将所述第一节点电耦合至所述电压供应节点，并且被配置成在处于第二状态时将所述第一节点与所述电压供应节点电隔离，其中所述切换电路的第一状态和第二状态取决于所述输出信号。
2.根据权利要求1所述的存储器电路，其中所述电压供应节点被耦合成接收来自供电单元的电压，并且其中所述比较器被配置成产生所述输出信号以使得响应于所述第一节点上的电压电平降到低于所述参考电压而激活所述切换电路。
3.根据权利要求1所述的存储器电路，其中所述电压供应节点是接地轨，并且其中所述比较器被配置成产生所述输出信号以使得响应于所述第一节点上的电压电平升到高于所述参考电压而激活所述切换电路。
4.根据权利要求1到3中任一项所述的存储器电路，还包括脉冲宽度控制器，被配置成减小来自所述比较器的所述输出信号的脉冲宽度，以及提供控制所述切换电路处于所述第一状态还是所述第二状态的合成使能信号。
5.根据权利要求1到4中任一项所述的存储器电路，还包括定时单元，被耦合成向所述比较器提供使能信号，并且其中所述比较器被配置成根据所述使能信号来周期性地产生所述输出信号。
6.根据权利要求5所述的存储器电路，还包括可编程单元，被配置成存储一个或多个值，所述值用于控制从所述定时单元提供的信号的频率和/或占空比。
7.根据权利要求1到2和4到6中任一项所述的存储器电路，其中所述切换电路是 PMOS晶体管，其中所述PMOS晶体管的源极端子和漏极端子分别被耦合到所述电压供应节点和所述第一节点，并且其中所述PMOS晶体管的栅极端子被耦合成使所述PMOS晶体管根据来自所述比较器的所述输出信号的状态而被激活。
8.根据权利要求1和3到6中任一项所述的存储器电路，其中所述切换电路是NMOS晶体管，其中所述NMOS晶体管的漏极端子和源极端子分别被耦合到所述第一节点和所述电压供应节点，并且其中所述NMOS晶体管的栅极端子被耦合成使所述NMOS晶体管响应于所述比较器检测到所述第一节点上呈现的电压电平大于所述参考电压而被激活。
9.一种集成电路，包括包含了多个子阵列的存储器阵列，每一个子阵列都包括根据权利要求1到8中任一项所述的存储器电路，其中每一个子阵列都被耦合成通过相应的第一节点来接收电力。
10.一种方法，包括将第一节点上呈现的电压电平与参考电压相比较，其中所述第一节点被耦合到存储器子阵列；根据所述比较的结果来提供输出信号；以及根据所述输出信号来激活切换电路，其中所述切换电路在被激活时，将所述第一节点上呈现的电压电平拉向相应的电压供应节点上呈现的电压电平。
11.根据权利要求9所述的方法，还包括所述输出信号使所述切换电路响应于检测到所述第一节点上呈现的电压电平小于所述参考电压而被激活，并且其中当所述切换电路被激活时，将所述第一节点的电压朝向所述电压供应节点上呈现的电压上拉。
12.根据权利要求9所述的方法，还包括所述输出信号使所述切换电路响应于检测到所述第一节点上呈现的电压电平大于所述参考电压而被激活，其中当所述切换电路被激活时，将所述第一节点的电压朝向所述电压供应节点上呈现的电压下拉。
13.根据权利要求9到11中任一项所述的方法，还包括 改变所述输出信号的脉冲宽度，以及提供用于控制所述切换电路的激活的合成使能信号。
14.根据权利要求9到12中任一项所述的方法，还包括 周期性地启用比较器以执行所述比较。
全文摘要
公开了一种存储器电路，其中包括耦合至虚拟电压轨的多个存储器单元。举例来说，所述多个存储器单元可以形成SRAM阵列的子阵列。在虚拟电压轨与电压供应节点之间可以耦合切换电路，并且可以耦合比较器来将虚拟电压轨上呈现的电压电平与参考电压相比较，由此基于所述比较来提供输出信号。该切换电路可以被配置成根据所述输出信号来将虚拟电压轨电耦合至电压供应节点。在一些实施例中，切换电路可以使用PMOS晶体管或NMOS晶体管来实现，但是其他实施例也可以使用其他切换电路。
文档编号G11C5/14GK102334165SQ201080009322
公开日2012年1月25日 申请日期2010年1月15日 优先权日2009年1月16日
发明者V·R·万卡纳尔, 徐欣业 申请人:苹果公司