专利名称：动态随机存取存储器(dram)刷新的利记博彩app
技术领域：
本公开涉及存储器，并且更具体地说，涉及动态随机存取存储器(DRAM)刷新。
背景技术：
由于其密度和速度，动态随机存取存储器(DRAM)作为存储器特别有用。DRAM的缺点之一是，为了保持存储器的内容，它们需要刷新。刷新需要功率，对于通过电池供电的应用，特别是诸如蜂窝电话的手持设备，这使得它们有点不令人满意。因此，存在对于DRAM的功耗降低的需要
发明内容
本发明通过示例示出，且不限于附图，附图中相同的附图标记表示相似的元素。附图中的元素是为了简洁和清楚而示出的，不必按比例绘制。图1是根据实施例的系统的方框图。图2是用于理解图1的系统的操作的流程图。图3是有助于理解图1的系统的操作的曲线图。
具体实施例方式在一个方面，存储器使其刷新受控，使得相比不常需要刷新的地址，在需要高频刷新的地址更经常地执行刷新。结果是消耗更少的功率。参照下面的说明书和附图能更好地理解这一点。当提及将信号、状态位或类似装置分别呈现为其逻辑真或逻辑假状态时，本文使用术语“断言”或“置位”以及“否定”(或“取消断言”或“清除”)。如果逻辑真状态为逻辑电平1，则逻辑假状态为逻辑电平0。并且如果逻辑真状态为逻辑电平0，则逻辑假状态为逻辑电平1。图1所示系统10包括存储器12、寄存器14、内建自测试(BIST)引擎16、刷新控制电路18以及计数器20。存储器12包括DRAM单元的阵列22以及外围电路，外围电路用于在阵列22中的选定位置写入和读出数据。DRAM单元通常由晶体管和电容器组成，但是也可以使用其他类型的DRAM单元，诸如带有纳米晶体存储的晶体管，由于栅极电介质很薄，所以纳米晶体存储需要刷新。地址A0、A1、A2、A3、A4以及AN被示出为对应于阵列22的字线 23、24、25、26、27以及观。阵列中存在的存储器单元的刷新逐行发生。存储器12耦合到刷新控制电路18和BIST引擎16。寄存器14耦合到刷新控制电路18和BIST引擎16。刷新控制电路18耦合到计数器20并接收刷新请求RR。图2示出流程图30，描述图1的系统的操作。图3示出曲线图，显示字线基于刷新速率的分布，字线也可以称为行。标准刷新速率是基于业界的期望。这种期望转而基于存储器12的全部存储器单元能够被刷新并且仍然具有合理的产量的刷新速率。刷新速率的典型规格是4毫秒。如曲线图所示，几乎所有字线都可以以低于标准速率的较低速率被刷新。选择几乎所有单元都可以被刷新的较低速率，也就是低功率速率。示出为标准速率与该低功率速率之间的字线以标准速率被刷新。处于低功率速率或小于低功率速率的字线以低功率速率刷新，以节约功率。已经发现该曲线重复性很高，使得对于给定过程，要求高于低功率速率的刷新速率的字线数量以高度的确定性不超过特定数量。可以认为该低功率速率是将数据保持维持在较低刷新速率的数据保持标准。小部分字线不能满足该数量保持标准，但是这些字线数量足够多使得不使用这些字线并且简单地具有低功率速率下的单一刷新速率是不切实际的。较低功率速率在频繁程度上很容易只有标准速率的百分之一。因此，在本示例中，低功率速率可以是每400毫秒一次。在待机情况下，这样几乎将DRAM的功率降低到百分之一。在操作中，如图2的步骤34所示，寄存器14被载入字线的地址，该字线具有必须以大于低功率速率的速率进行刷新的存储器单元。如图2的步骤32所示，BIST引擎16测试阵列22，以识别在低功率速率下没有足够数据保持的字线的地址。对于通过BIST引擎 16识别了字线M和沈的情况，BIST引擎16将地址Al和A3载入寄存器14。进行步骤32 和34是为了准备刷新以及其他操作。记住在系统10中存储器12可以是单独的集成电路， BIST引擎16可在存储器12启动时或者响应于来自于诸如刷新控制电路18的其他资源的命令来执行步骤32和34。当寄存器14已经载入需要更频繁刷新的字线的地址以后，如步骤36所示，刷新控制电路18接收刷新请求RR，刷新请求RR来自可能在系统10中但是未示出的资源，或者来自系统10外部。如步骤38所示，刷新控制电路18确定计数器20的状态。如果计数器20 已经达到预定计数，则刷新阵列22的所有字线，如步骤44所示。如果计数器20没有达到预定计数，则只刷新寄存器14中存储的字线。在本示例中，将刷新通过地址Al和A3识别的字线。字线的数量进而可能的地址的数量可以很大。诸如存储器12的存储器可以有许多阵列，每个阵列有大量字线。诸如IOM这样的数字对于一个阵列中的字线数量来说不是一个罕见的数字。这种方式可限制于存储器中的单一阵列，进而限制于该单一阵列的字线， 或者可将这种方式应用于所有阵列，进而应用于存储器中的所有字线。在任何情况下，寄存器14中存储的地址的数量很可能大于诸如地址Al和A3这样的正好两个。在执行了对阵列22的所有字线的刷新之后，或者只是执行了对寄存器14中存储的字线的刷新之后，将计数器复位或递增，并且刷新处理响应于后续的刷新请求而继续进行。一种方式是针对当设计刷新控制器电路18和计数器20时选择的用于计数器的预定数值。另一种方式是针对响应于测试或响应于其他标准所选择的预定数值。在任何情况下，预定数值是，对于整个阵列的每次刷新，其地址被存储在寄存器14中的字线被刷新的次数。 因此，对于计数为100的情况，对于所有字线的每次刷新，对于寄存器14中存储的地址处的字线将会有100次刷新。此外，除了将计数器递增之外，可将计数器递减，并且复位可以如回滚计数器一样简单。计数器也可以非常简单，并且为了进行对阵列22的全部的刷新，刷新控制电路18可以简单地检测计数器何时全为零或全为一。虽然BIST引擎16被视为理想的实施方式，但是在存储器12与寄存器14在同一集成电路上的情况下，在测试的较早阶段寄存器14可能载入在刷新的低功率速率下不满足数据保持标准的字线的地址。也就是说，外部测试器可以执行刷新测试以及对于载入寄存器14的相应的地址识别。在这种情况下，可以用非易失性存储器来实施寄存器14。一般可以在非易失性存储器中实施寄存器14，即使没有利用外部测试器来对其进行加载。这有利于在失去功率时保留信息。此外，利用甚至比低功率速率更慢的刷新速率，可实现对不足以满足低功率速率的数据保持的确定。这对于保证通过低刷新速率测试的所有字线也能满足低功率速率下的数据保持标准提供了余量。对于系统10描述了两个刷新速率，但是可以实施更多的刷新速率。例如，除了低功率速率之外，可额外地使用甚低刷新速率。在这种情况下，将以甚低刷新速率刷新第一组字线，以低刷新速率刷新第二组字线，以标准速率刷新第三组字线。假定低功率速率不变， 寄存器14中存储的地址将仍然是Al和A3，并且是第三组。另一个寄存器可存储以低功率速率刷新的字线的地址，该组字线为第二组，并且所有剩余字线将以甚低刷新速率刷新，该组字线为第一组。当刷新第一组时，也刷新第二组和第三组。类似地，当刷新第二组时，也刷新第三组。作为选择，BIST 16可确定对于低功率速率的刷新速率。例如，在安全的余量内， 对于低功率速率降低最低刷新速率可以是有利的。这可以通过确定最低刷新速率来完成， 在这个最低刷新速率下，不满足该刷新速率下的保持标准的字线数量不大于寄存器14的容量。利用逐次逼近或二进制搜索或某些其他算法能够找到该刷新速率。作为该方式的变型，对于初始测试可使用很低的刷新速率，如果不满足保持标准的字线数量小于寄存器14 的容量，则对低功率速率使用该刷新速率。如果超过容量，就尝试更高的刷新速率，直到不超过寄存器容量。至此应当理解提供了一种用于刷新动态随机存取存储器(DRAM)的方法。该方法包括以第一刷新速率对DRAM的第一部分执行刷新。该方法还包括以第二刷新速率对DRAM 的第二部分执行刷新，第二部分包括在第一刷新速率下不满足数据保持标准的DRAM的一个或多个行，且其中第二刷新速率大于第一刷新速率。该方法还可以包括测试DRAM，以识别在第一刷新速率下不满足数据保持标准的DRAM的一个或多个行。该方法特征还可以在于在DRAM的上电期间执行测试。该方法还可以包括以第三刷新速率对DRAM的第三部分执行刷新，其中第三刷新速率大于第二刷新速率。该方法特征还可以在于以第二刷新速率对 DRAM的第二部分执行刷新的特征进一步在于只对DRAM的第二部分中包括的一个或多个行以第二刷新速率执行刷新。此外公开了一种系统。该系统包括存储电路，其存储用于在低功率刷新速率下不满足数据保持标准的DRAM的一个或多个行的每个行的地址，其中所述DRAM的一个或多个行在大于低功率刷新速率的标准刷新速率下确实满足数据保持标准。该系统进一步包括计数器，其对接收的对于DRAM的刷新请求进行计数。该系统进一步包括耦合到存储电路和计数器的刷新控制电路，其中响应于对于DRAM的刷新请求并基于计数器的计数值，刷新控制电路执行对DRAM的刷新或者访问存储电路，以执行对存储电路中识别的DRAM的一个或多个行的刷新。该系统进一步包括测试电路，其对DRAM执行数据保持测试，以识别在低功率刷新速率下不满足数据保持标准的DRAM的一个或多个行。该系统特征还可以在于，测试电路的特征进一步在于内建自测试(BIST)电路。该系统特征可以在于，当计数器的计数值不等于阈值时，刷新控制电路访问存储电路，以执行对存储电路中识别的DRAM的一个或多个行的刷新。该系统特征可以在于，当计数器的计数值等于阈值时，刷新控制电路执行对DRAM 的刷新，其中对DRAM的刷新包括对存储电路中识别的DRAM的一个或多个行以及DRAM的其他行的刷新。该系统特征可以在于，当计数器的计数值等于阈值时，刷新控制电路执行DRAM 的刷新而不访问存储电路。该系统特征可以在于将阈值确定为使得其对应于低功率刷新速率。该系统特征可以在于，当刷新控制电路基于计数值执行DRAM的刷新时，刷新控制电路刷新DRAM的每个激活的行。该系统特征可以在于，当刷新控制电路基于计数值执行对DRAM 的刷新时，刷新控制电路执行对DRAM的刷新而不访问存储电路。该系统特征可以在于，当基于计数器的计数值，刷新控制电路访问存储电路以执行对存储电路中识别的DRAM的一个或多个行的刷新时，刷新控制电路只执行对存储电路中识别的DRAM的一个或多个行的刷新。此外描述了一种方法。该方法包括提供在低功率刷新速率下不满足数据保持标准的DRAM的一个或多个行的每个行的地址，其中所述DRAM的一个或多个行在大于低功率刷新速率的标准刷新速率下确实满足数据保持标准。该方法还包括接收刷新请求。该方法还包括，响应于接收刷新请求，确定是要执行DRAM的全部刷新还是部分刷新，其中以低功率刷新速率执行全部刷新，并且以标准刷新速率执行部分刷新。该方法还包括，响应于确定要执行部分刷新，利用所提供的在低功率刷新速率下不满足数据保持标准的DRAM的一个或多个行的每个行的地址，执行对DRAM的一个或多个行的刷新。该方法还包括，响应于确定要执行全部刷新，刷新DRAM，其中DRAM的刷新包括刷新DRAM的一个或多个行以及DRAM的其他行。该方法可以包括，测试DRAM，以识别在低功率刷新速率下不满足数据保持标准的 DRAM的一个或多个行。该方法特征可以在于在上电期间进行测试。该方法特征可以在于， 刷新DRAM包括刷新DRAM的每个激活的行。该方法特征可以在于，刷新DRAM的一个或多个行的特征进一步在于只刷新DRAM的一个或多个行。虽然这里参照特定实施例描述了本发明，但是在不脱离所附的权利要求书所阐述的本发明的范围的情况下可做出各种修改和变化。例如，描述了除了附图所示之外的其他选择。因此，说明书和附图应视作说明性而不是限制性的意义，并且所有这样的修改都意在包括在本发明的范围之内。这里关于特定实施例描述的任何益处、优点或问题的解决方案都并非意在被解释为任何或全部权利要求的关键、必需或本质的特征或元素。这里所使用的术语“耦合”并非意在限制于直接连接或机械连接。此外，这里所使用的术语“一”被定义为一个或多个。此外，权利要求书中诸如“至少一个”以及“一个或多个”这样的介绍性措辞的使用不应解释为意味着通过不定冠词“一” 引入的另一权利要求元素将包含这样引入的权利要求元素的任何特定权利要求限制于仅包含一个这样的元素的发明，即使相同的权利要求包括介绍性措辞“一个或多个”或“至少一个”以及诸如“一”的不定冠词。对于定冠词的使用而言也是这样的。除非另外陈述，诸如“第一”和“第二”的术语用于在这些术语描述的元素之间任意地区分。因此，这些术语不一定意指这些元素的时间上或其他方面的优先次序。
权利要求
1.一种用于刷新动态随机存取存储器(DRAM)的方法，包括 以第一刷新速率对所述DRAM的第一部分执行刷新；以及以第二刷新速率对所述DRAM的第二部分执行刷新，所述第二部分包括在所述第一刷新速率下不满足数据保持标准的所述DRAM的一个或多个行，且其中所述第二刷新速率大于所述第一刷新速率。
2.如权利要求1所述的方法，进一步包括测试所述DRAM，以识别在所述第一刷新速率下不满足数据保持标准的所述DRAM的所述一个或多个行。
3.如权利要求2所述的方法，其中在所述DRAM的上电期间执行所述测试。
4.如权利要求1所述的方法，进一步包括以第三刷新速率对所述DRAM的第三部分执行刷新，其中所述第三刷新速率大于所述第二刷新速率。
5.如权利要求1所述的方法，其中以第二刷新速率对所述DRAM的第二部分执行刷新的特征进一步在于以所述第二刷新速率只对所述DRAM的所述第二部分中包括的所述一个或多个行执行刷新。
6.一种系统，包括存储电路，所述存储电路存储在低功率刷新速率下不满足数据保持标准的DRAM的一个或多个行的每个行的地址，其中所述DRAM的所述一个或多个行在大于所述低功率刷新速率的标准刷新速率下确实满足数据保持标准；计数器，所述计数器对接收的对于所述DRAM的刷新请求进行计数；以及刷新控制电路，耦合到所述存储电路和所述计数器，其中所述刷新控制电路响应于对于所述DRAM的刷新请求并基于所述计数器的计数值，执行对所述DRAM的刷新，或者访问所述存储电路以执行对所述存储电路中识别的所述DRAM的所述一个或多个行的刷新。
7.如权利要求6所述的系统，进一步包括测试电路，所述测试电路对所述DRAM执行数据保持测试，以识别在所述低功率刷新速率下不满足所述数据保持标准的所述DRAM的所述一个或多个行。
8.如权利要求7所述的系统，其中所述测试电路的特征进一步是内建自测试(BIST)电路。
9.如权利要求6所述的系统，其中当所述计数器的所述计数值不等于阈值时，所述刷新控制电路访问所述存储电路，以执行对所述存储电路中识别的所述DRAM的所述一个或多个行的刷新。
10.如权利要求9所述的系统，其中当所述计数器的所述计数值等于所述阈值时，所述刷新控制电路执行对所述DRAM的刷新，其中对所述DRAM的所述刷新包括刷新所述存储电路中识别的所述DRAM的所述一个或多个行以及所述DRAM的其他行。
11.如权利要求10所述的系统，其中当所述计数器的所述计数值等于所述阈值时，所述刷新控制电路执行对所述DRAM的刷新，而不访问所述存储电路。
12.如权利要求9所述的系统，其中将所述阈值确定为使得其对应于所述低功率刷新速率。
13.如权利要求6所述的系统，其中当所述刷新控制电路基于所述计数值执行对所述DRAM的刷新时，所述刷新控制电路刷新所述DRAM的每个激活的行。
14.如权利要求13所述的系统，其中当所述刷新控制电路基于所述计数值执行对所述 DRAM的刷新时，所述刷新控制电路执行对所述DRAM的刷新，而不访问所述存储电路。
15.如权利要求6所述的系统，其中当所述刷新控制电路基于所述计数器的所述计数值访问所述存储电路，以执行对所述存储电路中识别的所述DRAM的所述一个或多个行的刷新时，所述刷新控制电路只对所述存储电路中识别的所述DRAM的所述一个或多个行执行刷新。
16.一种方法，包括提供在低功率刷新速率下不满足数据保持标准的DRAM的一个或多个行的每个行的地址，其中所述DRAM的所述一个或多个行在大于所述低功率刷新速率的标准刷新速率下确实满足数据保持标准；接收刷新请求；响应于接收所述刷新请求，确定要执行对所述DRAM的全部刷新还是部分刷新，其中在所述低功率刷新速率下执行所述全部刷新，并且在所述标准刷新速率下执行所述部分刷新；响应于确定要执行部分刷新，利用所提供的在所述低功率刷新速率下不满足所述数据保持标准的所述DRAM的所述一个或多个行的每个行的地址，来执行对所述DRAM的所述一个或多个行的刷新；以及响应于确定要执行全部刷新，刷新所述DRAM，其中刷新所述DRAM包括刷新所述DRAM的所述一个或多个行以及所述DRAM的其他行。
17.如权利要求16所述的方法，进一步包括测试所述DRAM，以识别在所述低功率刷新速率下不满足数据保持标准的所述DRAM的所述一个或多个行。
18.如权利要求17所述的方法，其中在上电期间执行所述测试。
19.如权利要求16所述的方法，其中刷新所述DRAM包括刷新所述DRAM的每个激活的行。
20.如权利要求16所述的方法，其中对所述DRAM的所述一个或多个行的所述刷新的特征进一步在于，只刷新所述DRAM的所述一个或多个行。
全文摘要
一种用于刷新动态随机存取存储器(DRAM)(10)的方法，包括步骤以第一刷新速率对DRAM的至少一个部分(23)进行刷新；以及以第二刷新速率对DRAM的第二部分(24)进行刷新。第二部分(24)包括在第一刷新速率下不满足数据保持标准的DRAM的一个或多个行，且第二刷新速率大于第一刷新速率。
文档编号G11C11/406GK102326205SQ201080008701
公开日2012年1月18日 申请日期2010年1月22日 优先权日2009年2月19日
发明者乔治·P·霍克斯特拉, 佩里·H·派莱伊三世 申请人:飞思卡尔半导体公司