非易失性存储器件及其读取方法

专利名称：非易失性存储器件及其读取方法
技术领域：
本公开总体上涉及非易失性存储器件及其读取方法。具体而言，本公开涉及能够 读取选中的单元并对来自相邻的单元的干扰进行补偿的非易失性存储器件及其读取方法。
背景技术：
非易失性存储器件一般具有存储单元阵列以及用于读取数据的页缓冲器，其中数 据储存于所述存储单元阵列中。存储单元阵列通常由多个串(string)构成。串经位线电连接至页缓冲器。每个 串由多个串联耦合的存储单元形成。彼此相邻的存储单元可能会受到电磁干扰的影响，尤其是在编程操作中。例如，当对第二串的第二单元编程时，与第二串相邻的第一串的第一单元的阈值 电压分布可能会因电磁干扰而变化。图1图示了在对相邻的单元(例如奇数单元)编程时单元(例如偶数单元)的阈 值电压分布的变化。如图1所示，存储单元的可分类的阈值电压分布分为擦除状态PV0、第一编程状态 PV1、第二编程状态PV2，和第三编程状态PV3。如果相邻的存储单元之间存在电磁干扰，则 编程状态或擦除状态的阈值电压分布会发生变化，并会导致在随后的读取操作中读取出不 正确的数据。另外，目前的趋势是将存储器件以及存储单元在尺寸上按比例缩小，从而实现更 高的集成度。其结果，这种存储单元和存储器件的电路元件变得彼此更加靠近。在非易失 性存储器件中，由于包括存储单元的多个串被布置成在串之间具有非常窄的间隔，因此存 储单元可能易于受到与相邻的存储单元的容性耦合的影响。例如，如果在对第一串的第一 单元编程后对与第一串的第一单元相邻的第二串的第二单元编程，则第一串的第一单元的 阈值电压可能会由于第二串的第二单元的编程所导致的电磁干扰(即通过容性耦合)而改 变。当将最低有效位(LSB)编程(图1的箭头L)至第二单元时，不存在因这种干扰而 造成的显著影响，这是因为在随后的步骤中将会用最高有效位(MSB)对第二单元进一步编 程，然后完成编程操作。然而，当将MSB编程至第二单元(例如图1中的奇数单元)中时，对相邻的第一单 元(例如图1中的偶数单元)的干扰程度会根据第二单元的编程电压的电平变化。例如， 将第二单元编程为第一编程状态PVl或第三编程状态PV3(图1中的箭头Ml或M3)时阈值 电压的变化大于将第二单元编程为第二编程状态PV2(图1中的箭头M2)时阈值电压的变化。相应地，与将第二串的第二单元编程为第二编程状态PV2(M2)时相比，将第二串的第二 单元编程为第一编程状态PVl或第三编程状态PV3(M1或M3)时对与第二串的第二单元相 邻的第一串的第一单元的影响更大。这样可能因而导致当在读取操作中读出由于这种干扰而不经意地改变了阈值电 压分布的第一单元时，非易失性存储器件中的编程可靠性降低。

发明内容
根据一个或多个实施例，提供一种具有存储块和读取电路的非易失性存储器件。 存储块包括以交替的方式布置的多个第一位线和多个第二位线；多个第一存储单元，所 述多个第一存储单元耦合至第一位线中的每一个以限定第一存储串；以及多个第二存储单 元，所述多个第二存储单元耦合至第二位线中的每一个以限定第二存储串。所述电路被配 置为在对与第一存储单元相邻的第二存储单元编程后，读取选中的第一存储单元。所述电 路被配置为读出编程至第二存储单元中的数据，并根据读出的数据读取第一存储单元。根据一个或多个实施例，提供一种具有存储单元阵列的非易失性存储器件，所述 存储单元阵列包括相邻的第一位线和第二位线。第一页缓冲器与第一位线耦合。第一预充 电控制器耦合至第一页缓冲器，并被配置为对第一页缓冲器产生第一预充电信号以对第一 位线预充电。第二页缓冲器与第二位线耦合。第二预充电控制器耦合至第二页缓冲器，并 被配置为对第二页缓冲器产生第二预充电信号，以在读取耦合至第一位线的选中的第一存 储单元时对第二位线放电。根据一个或多个实施例，提供一种用于读取非易失性存储器件的方法，所述非易 失性存储器件具有存储块，所述存储块包括相邻的第一位线和第二位线以及分别耦合至第 一位线和第二位线的相邻的第一存储单元和第二存储单元。读取第二存储单元并根据从第 二存储单元读取出的数据而对第二位线预充电。在将第二位线放电时读取第一存储单元。


图1是表示阈值电压分布的变化的示意图；图2是根据本发明实施例的读取操作的流程图；图3是根据本发明实施例的非易失性存储器件的电路图；图4是根据本发明实施例的读取操作的时序图；图5是根据本发明另一个实施例的非易失性存储器件的电路图；以及图6是表示根据本发明实施例的阈值电压分布的变化的示意图。
具体实施例方式下文将结合示出了一些实施例的附图而更加全面地描述各种示例性实施例。然 而，文中公开的具体的结构和功能的细节仅是为了描述本发明实施例而具代表性的。文中使用的术语仅是为了描述具体的实施例，而并无意于限制本公开的范围。如 本文所使用的，单数形式的术语也意在包括复数形式，除非文中另行指明。还应理解的是当 文中使用术语“具有”、“包含”、“包括”和/或“含有”时，其表明所指的特征、整数、步骤、操 作、元件和/或组件的存在，但不排除附加的一个或多个其它的特征、整数、步骤、操作、元件和/或组的存在。另外，应当理解的是，尽管本文可能使用术语“第一”，“第二”等来描述各种要素， 但这些要素不应当限制于这些术语。这些术语仅用于将一个要素与其它要素区分开。例如， 在不脱离本公开的范围的情况下，可将第二要素称为第一要素，同理，也可将第一要素称为 第二要素。如本文所使用的，术语“和/或”包括任何及所有的一个或多个相关列举项的组 合。还应理解的是，当一个要素被称为是“连接”或“耦合”至另一个要素时，其可以是直接 连接或耦合至另一个要素，或是存在中间要素。与此相反，当一个要素被称为是“直接连接” 或“直接耦合”至另一个要素时，是不存在中间要素的。其它用于描述元件之间的关系的词 应以类似的方式(例如，“在...之间”对比于“直接在...之间”，“相邻”对比与“直接相 邻”等)来解释。为了更加详细地描述实施例，下文中将结合附图具体描述各个方面。图2是表示根据本发明实施例的读取操作的流程图。参见图2，对第一单元(耦合至第一位线的存储单元)以及第二单元(耦合至第二 位线的存储单元)进行编程(步骤400)。第一单元和第二单元彼此相邻并共用字线。在此 描述中，第一位线称为偶数位线，第二位线称为奇数位线。其它的布置方式也在此公开的范 围内。假设在对第一单元进行编程之后对第二单元进行了编程。在对第一单元和第二单 元进行编程之后，读取第二单元(步骤402)。由于第二单元是在对第一单元进行编程之后 被编程的，因此先于第二单元而被编程的第一单元的阈值电压可能会由于在对第二单元编 程时的电磁干扰而升高。出于此原因，在读取第一单元之前，首先读取第二单元以确定它 (即与第一单元相邻的存储单元)是如何被编程的。通过读取第二单元，如果第二单元的阈值电压不在第一编程状态PVl或第三编程 状态PV3 (例如，如果第二单元的阈值电压在擦除状态PVO或第二编程状态PV2)，则读取第 一单元(即偶数单元)而不改变未选中的位线的电平(步骤420)，并随后读出第一位线的 电平(步骤414)。由此，完成第一单元的读取操作。另一方面，如果第二单元被读取为处于第一编程状态PVl或第三编程状态PV3，则 以下面的方式读取第一单元(步骤410)。在第一单元(偶数单元)的读取阶段410中，首先将第一和第二位线预充电(步 骤411)。随后，读取第一单元(步骤412)。在读取阶段410的求值期间中，所有的第二位 线(即奇数位线)被同时放电以补偿第一位线(即偶数位线)的可能已由干扰而改变的的 阈值电压电平。如上所述，在对第二单元进行编程时，第一单元的阈值电压可能会因诸如容 性耦合的电磁干扰而升高。例如，将相邻的第二单元编程至为第一编程状态PVl或第三编 程状态PV3(图1的箭头Ml或M3)时第一单元的阈值电压的升高会大于将相邻的第二单元 编程为第二编程状态PV2(图1的箭头M2)时第一单元的阈值电压的升高。也就是说，当将 相邻的第二单元编程为第一编程状态PVl或第三编程状态PV3时，会在第一单元上施加大 量的干扰。因此，如果第二单元(奇数单元)被编程为第一编程状态PVl或第三编程状态 PV3，则通过补偿电压将第一位线(偶数位线)的阈值电压电平恢复至其最初的阈值电压电 平。也就是说，当在步骤412中将第二位线放电时，能够通过耦合作用来补偿第一位线的阈 值电压电平。然后，读出第一位线的电平(步骤414)，并完成第一单元的读取操作。
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图3是根据本发明实施例的非易失性存储器件的电路结构。参见图3，根据本发明实施例的非易失性存储器件包括储存数据的存储单元阵列 200以及经位线将电压传输至存储单元阵列200的第一页缓冲器220和第二页缓冲器240。 非易失性存储器件还包括向第一页缓冲器220提供第一预充电信号PRECH的第一预充电控 制器CTR以及向第二页缓冲器240提供第二预充电信号PRECHs的第二预充电控制器CTRs。 第一页缓冲器220和第二页缓冲器240借助于第一位线BLe和第二位线BLo耦合至存储单 元阵列200。存储单元阵列200由多个第一串和多个第二串(即偶数串和奇数串)构成。第一 串和第二串分别经第一位线BLe和第二位线BLo而电连接至第一页缓冲器220和第二页缓 冲器240。在图3中，为了便于描述，仅图示了多个偶数串和奇数串中分别耦合至第一位线 BLe和第二位线BLo的相邻的一对偶数串和奇数串。每个串包括多个存储单元FO Fn (η 为自然数或正整数)。串的源极节点与源极选择晶体管SST耦合，串的漏极节点与漏极选择 晶体管DST耦合。源极选择晶体管SST耦合在第一单元FO与公共源极线CSL之间。属于其各自的串的存储单元(例如多个F0)的栅极节点共同耦合于一条字线(例 如WL0)。因此，串的存储单元FO Fn的栅极节点分别在行上耦合至字线WLO WLn。属 于其各自的串的源极选择晶体管SST的栅极节点共同耦合至源极选择线SSL。属于其各自 的串的漏极选择晶体管DST的栅极节点共同耦合至漏极选择线DSL。第一页缓冲器220和第二页缓冲器240中的每一个部分地示出在图3中，并且以 相同的结构形成。因此，下文将仅详细描述第一页缓冲器220。第一页缓冲器220由用于选择第一位线BLe或第二位线BLo的第一位线选择器 210、求值元件221、传输元件222、第一锁存器LAT以及预充电元件228构成。第一位线选择 器210包括用于选择第一位线BLe的第一位线选择元件211以及用于选择第二位线BLo的 第二位线选择元件212。第一位线选择元件211耦合在第一位线BLe与第一节点m之间， 并响应于第一位线选择信号BSLe而操作。第二位线选择元件212耦合在第二位线BLo与 第一节点m之间，并响应于第二位线选择信号BSLo而操作。求值元件221耦合在第一节 点W与第一读出节点SO之间，并响应于求值信号PBSENSE而操作。传输元件222耦合在 第一读出节点SO与第一锁存器LAT之间，并响应于传输信号TRAN而操作。预充电元件228 耦合在第一驱动电压VPRE的端子与第一读出节点SO之间，并响应于预充电信号PRECH。图4示出了根据本发明实施例的读取操作的时序。现在将参见图3和图4描述在将第一单元以及随后将与第一单元Ce相邻的耦合 至第二位线BLo的第二单元Co编程之后，第一单元Ce的读取操作。如上所述，相对于其它 单元来说，第一单元Ce的阈值电压会有相当大的程度的改变，这是因为与将LSB编程至第 二单元Co中相比，在将MSB编程至第二单元Co中时更多地引入了大量的电磁干扰。具体 而言，因为在将第二单元Co编程为第一编程状态PVl或第三编程状态PV3时，第二单元Co 的阈值电压的改变的程度更大，所以这种电磁干扰可能更会影响第一单元Ce。相对地，当 第二单元Co转为第二编程状态PV2时，产生的电磁干扰的量相对较小，因为MSB是在从擦 除状态PVO将LSB编程(即预编程操作)到第二单元Co中之后才被编程至第二单元Co中 的。由此，根据第二单元Co的编程状态执行不同的第一单元Ce的读取操作。在读取第一单元Ce之前，首先读取第二单元Co，并且根据储存在第二单元Co中的数据将数据“1”或“0”储存在第二页缓冲器240的第二锁存器LATs中。如果第二单元 Co处于擦除状态PVO或第二编程状态PV2 (即，如果第二单元Co已被擦除或编程有LSB)， 则第二锁存器LATs输出低电平的数据。在此情况下，读取第一单元Ce而不改变第一位线 BLe的电压电平。如果第二单元Co处于第一编程状态PVl或第三编程状态PV3 (即，如果第 二单元Co已编程有MSB)，则第二锁存器LATs输出高电平的数据，并且以下面的方式读取第 一单元Ce。选中的单元的读取操作被分成以下期间(图4)预充电期间，用于将耦合至选中 的单元的选中的位线以及与选中的位线相邻的位线预充电；求值期间，用于验证选中的位 线的电压变化；以及读出期间，用于从被求值的选中的位线来检测电压电平。下面将详细描 述这些用于读取第一单元Ce的期间。在预充电期间，第一页缓冲器220选择第一位线BLe，第二页缓冲器240选择第二 位线BLo。因此，选中的位线BLe和BLo被预充电。在此预充电期间，施加到第二位线BLo 的补偿电压的作用是补偿第一位线BLe的预充电电压。当读取第一单元Ce时，具有电源电压Vcc的电平的第一驱动电压VPRE被提供给 预充电元件228的漏极节点。具有接地电压Vss的第二驱动电压VPREs被提供给包括在第 二页缓冲器240中的预充电元件248的漏极节点。传输信号TRAN和TRANs被激活以分别 使传输元件222和242导通。于是，分别包括在第一页缓冲器220和第二页缓冲器240中 的第一锁存器LAT和第二锁存器LATs分别电连接至第一读出节点SO和第二读出节点SOs。第一预充电控制器CTR产生具有电源电压Vcc的电平的第一预充电信号PRECH，预 充电元件228据此而导通。在此预充电期间，第二预充电控制器CTRs产生第二预充电信号 PRECHs以使第二页缓冲器240的预充电元件248保持关断状态。第一位线选择器210的第 一位线选择元件211导通，以将第一页缓冲器220电连接至第一位线BLe。在此预充电期 间，在第二位线选择器230中，第二位线选择元件232导通，以将第二页缓冲器240电连接 至第二位线BLo。在第一页缓冲器220中，具有电平Vl的求值信号PBSENSE被激活以使求值元件 221导通。于是，第一页缓冲器220的读出节点SO被电连接至第一位线BLe。通过将从第 一驱动电压端子VPRE提供的电源电压Vcc经导通的预充电元件228传至第一读出节点SO、 然后经求值元件221传至第一节点Ni、再经导通的第一位线选择元件211至第一位线BLe， 将第一位线BLe预充电。与图4中的BLe相对应的上升曲线示例性地图示了第一位线BLe 的预充电状态。而在第二页缓冲器240中，求值信号PBSENSEs被激活以使求值元件241导通。于 是，第二页缓冲器240的第二读出节点SOs被电连接至第二位线BLo。第二位线BLo被预充 电至补偿电压的电平。换言之，通过使第二锁存器LATs (储存从第二单元Co读取的数据) 的电压电平经导通的传输元件242传至第二读出节点SOs，然后经求值元件241传至第二节 点N5，再经第二位线选择元件232传至第二位线BLo，将第二位线BLo预充电。图4中以分 别对应于从第二单元Co读取的数据的高电平及低电平的上升曲线P及位置较低且相对线 性的线E示例性地图示了第二位线BLo的预充电状态。更具体而言，在第二单元Co处于第一编程状态PVl或第三编程状态PV3(图4的 线P)的情况下，第二位线BLo根据补偿电压的高电平而预充电至高电平。另一方面，在第二位线BLo处于擦除状态PVO或第二编程状态PV2 (图4的线E)的情况下，第二位线BLo 根据补偿电压的低电平而保持低电平。在求值期间，根据第二单元Co的数据状态补偿第一位线BLe的电压电平。补偿第一位线BLe的电压电平的过程如下。将读取电压Vr (图6)施加到与选中 的单元Ce耦合的字线(例如WLl)，同时将通过电施加到其余的字线。在使漏极选 择晶体管DST导通之后，使源极选择晶体管SST导通。然后，如下所述开始处理以对第一单 元Ce的阈值电压进行求值。如果第二单元Co被验证为处于擦除状态PVO或第二编程状态PV2(E)，由于第二位 线BLo被设置为低电平(图4中的线E)，因此对第一位线BLe的电压电平没有影响。如果第二单元Co被验证为处于第一编程状态PVl或第三编程状态PV3 (图4的线 P)，在对第一位线BLe求值时，已预充电至高电平的第二位线BLo被放电。在求值期间，预充电元件248在第二页缓冲器240的求值元件241处于导通时导 通。因此，第二位线BLo经第二读出节点SOs和提供接地电压Vss的端子VPREs放电。而在第一页缓冲器220中，求值信号PBSENSE被去激活以使求值元件221关断，从 而将预充电的第一位线BLe与第一驱动电压端子VPRE处的电源电压Vcc隔离。其结果，被隔离的第一位线BLe的预充电电压通过第一位线BLe与第二位线BLo 之间的容性耦合而放电至端子VPREs，使得所述被隔离的第一位线BLe的预充电电压下降 (例如，如图4中所示，从300的电平至310的电平)。位线之间的这种容性耦合使得第一单元Ce的阈值电压能够从高于(被设计为最 佳读取电压的)基准电压Vf的电平300下降到低于基准电压Vf的电平310。在求值期间，第一页缓冲器220的预充电元件228被关断。在读出期间，读出已补偿的第一位线的电压电平，从而读取第一单元Ce。第一页缓冲器220的第一预充电信号PRECH被去激活以使预充电元件228关断。 可以通过以第二电压V2将第一页缓冲器220的求值信号PBSENSE激活，来读取第一单元 Ce。如果以没有电压补偿的方式(即在电平300)读取受到电磁干扰的影响的第一单元Ce， 则读取的第一单元Ce的阈值电压可能会高于被设计为最佳读取电压(见图6中在上方的 补偿前的图)的基准电压Vf (图4)。然而，根据本发明的一个或多个实施例的补偿电压对 补偿第一单元Ce在阈值电压上的变化做出了贡献(见图6中补偿后的图)，因此即使在有 电磁干扰的情况下，也能够读取处于比基准电压Vf低的电平310的第一单元Ce的数据。以上对求值期间和读出期间的描述考虑的是从第二单元Co读取的数据处在对应 于图4中BLo的图的线P的高状态(即，第二单元Co处于第一编程状态PVl或第三编程状 态PV3)的情况。以下将说明从第二单元Co读取的数据处在对应于图4中BLo的图的线E 的低状态(即，第二单元Co处于第二编程状态PV2或擦除状态)的情况。具体地，当从第二单元Co读取的数据处于低状态，并从预充电期间进入求值期间 时，第二位线BLo仍处于低电平。在求值期间，当预充电元件248导通时，第二位线BLo因 其电压已经处于低电平故快速地放电至端子VPREs。因此，第一位线BLe也经第一位线BLe 与第二位线BLo之间的容性耦合而快速地放电。第一位线BLe的快速放电使其在求值期间 结束时的电压成为与第一位线BLe在预充电期间之前的电压电平相同或至少接近第一位 线BLe在预充电期间之前的电压电平的电平ER。随后，在读出期间读取第一单元Ce (即读
10出第一位线Ble的电压)，如同未进行任何预充电一样。这种当第二单元Co处于低数据状 态时第一单元Ce的读取操作对应于图2的步骤420。图5是根据本发明一个或多个实施例的非易失性存储器件的另一个示例性结构。参见图5，这种非易失性存储器件通过分别对位线提供页缓冲器而不使用位线选 择器而能够独立地驱动位线。在此结构中，每个页缓冲器连接至各自的预充电控制器。下 文将详细描述所述非易失性存储器件的结构和操作特点。非易失性存储器件包括储存数据的存储单元阵列500以及经位线向存储单元阵 列500传输电压的页缓冲器510和520。在一些实施例中，以与位线的数量相同的数量提供 这些页缓冲器。为了便于描述，在图5中仅图示两个页缓冲器以及他们各自的位线。第一页 缓冲器510借助第一位线BLe而连接至存储单元阵列500，第二页缓冲器520借助第二位线 BLo而连接至存储单元阵列500。具体而言，第一页缓冲器510和第二页缓冲器520分别被 耦合至各自的分别用于产生预充电信号PRECH和PRECHs的预充电控制器CTR和CTRs。也 就是说，第一页缓冲器510耦合至第一预充电控制器CTR，第二页缓冲器520耦合至第二预 充电控制器CTRs。存储单元阵列500由多个第一串和第二串(或偶数串和奇数串)构成。每个串具 有串联耦合的多个存储单元FO Fn (η是自然数)。串的源极节点耦合至源极选择晶体管 SST，串的漏极节点耦合至漏极选择晶体管DST。源极选择晶体管SST耦合在第一单元FO与 公共源极线CSL之间。分别属于各个串的存储单元的栅极节点(例如多个F0)共同耦合于一条字线(例 如WL0)。由此，串的存储单元FO Fn的栅极节点分别在行上耦合至字线WLO WLn。分 别属于各个串的源极选择晶体管SST的栅极节点共同耦合至源极选择线SSL。分别属于各 个串的漏极选择晶体管DST的栅极节点共同耦合至漏极选择线DSL。第一页缓冲器510和第二页缓冲器520是以相同的结构形成的。因此，下文将仅 详细描述第一页缓冲器510。页缓冲器510由求值元件511、第一锁存器513，以及预充电元件512构成。求值元 件511耦合在第一位线BLe与第一读出节点SO之间，并响应于求值信号PBSENSE而操作。 第一锁存器513耦合至第一读出节点SO。预充电元件512耦合在驱动电压VPRE的端子与 第一读出节点SO之间。在第一单元Ce的读取操作中，在将第一位线BLe预充电之后，第一预充电控制器 CTR将信号PRECH去激活，但在求值期间和读出期间第二预充电控制器CTRs激活预充电信 号PRECHs。这是为了在求值和读出第一位线BLe时将第二位线BLo放电。对选中的单元例如第一单元Ce进行读取是以与上述结合图3和图4描述的过程 相同的过程来执行的。在此读取操作中，在将第一位线BLe预充电时第二位线BLo根据储存 在第二单元Co中的数据预充电。在将第二位线BLo放电时对第一位线BLe的电压电平进 行求值。这样，第一位线BLe的电压电平能够通过第一位线BLe与第二位线BLo之间的容 性耦合以及通过将第二位线BLo放电而降低。于是，读出补偿了电压电平的第一位线BLe， 从而完成第一位线单元Ce的读取操作。尽管具体公开的实施例就存储单元阵列中两个相邻串之间的两个相邻的单元进 行了描述，但考虑多于两个相邻单元的进一步的实施例也在本公开的范围内。作为例子，在
11存储单元阵列500中有多个第一位线BLe和多个第二位线BLo，且多个第二单元Co可置于 选中的第一单元Ce的两侧。根据这种布置，储存在第二单元Co中的数据可以彼此不同，以 使第一单元Ce的阈值电压受到不同的影响。在此情况下，在从耦合至第一单元Ce的串的两 侧的第二单元分别读取两个数据之后，所述两个数据中的每一个都储存在与第二位线BLo 连接的页缓冲器中。根据储存在页缓冲器中的数据将第二位线BLo充电之后，在对第一位 线BLe求值时将第二位线BLo放电。由此，可以读取第一单元Ce并对所存在的任何来自相 邻的第二单元Co的电磁干扰进行补偿。如上所述，即使由于在之前的编程操作中产生电磁干扰而导致相邻单元之间存在 阈值电压的变化，但通过适当地将与选中的位线相邻的位线放电，可提高读取操作的可靠 性。虽然前面的具体实施例的描述考虑的是每个都通过具有三个编程状态(PV1-PV3) 而能够储存多于一位的信息的多电平单元(MLC)，但本公开并不局限于具体公开的这种存 储单元，而是包括针对每个都能够储存一位信息的单电平单元(SLC)、或是具有并非三个编 程状态的MLC。以上示意性地阐述了示例性的实施例，但不应解释为对本发明的限制。尽管已描 述了一些示例性的实施例，但本领域技术人员应该清楚的是，在不实质性地脱离新颖的教 义和优点的情况下，对示例性的实施例中的各种修改都是可以的。因此，所有这些修改都包 含于如权利要求所确定的本发明的范围内。
权利要求
一种非易失性存储器件，包括用于执行对与选中的第一位线的选中的第一存储单元的读取操作的电路，所述电路被配置为响应于与第二位线相关联的第二存储单元的阈值电压而将与所述选中的第一位线相邻的所述第二位线预充电，并且在对与所述选中的第一位线相关联的所述选中的第一存储单元执行读取操作时将预充电了的所述第二位线放电。
2.如权利要求1所述的非易失性存储器件，其中，所述电路包括第一页缓冲器和第二页缓冲器，所述第一页缓冲器和第二页缓冲器分别耦合至所述第 一位线和第二位线，以读出所述第一位线和第二位线上的电压电平，并且分别响应于第一 预充电信号和第二预充电信号而将所述第一位线和第二位线的电平预充电；以及第一预充电控制器和第二预充电控制器，所述第一预充电控制器和第二预充电控制器 分别耦合至所述第一页缓冲器和第二页缓冲器，以根据所读出的所述第一位线和所述第二 位线的电平而输出所述第一预充电信号和第二预充电信号。
3.如权利要求2所述的非易失性存储器件，其中，所述第一页缓冲器和第二页缓冲器 中的每一个包括用于选择性地将所述第一页缓冲器和第二页缓冲器连接至所述第一位线 和第二位线的位线选择器。
4.如权利要求2所述的非易失性存储器件，其中，所述第一页缓冲器包括第一求值元件，所述第一求值元件可操作地耦合在所述第一位线与第一读出节点之 间，并在所述第一存储单元的读取操作中响应于第一求值信号；第一预充电元件，所述第一预充电元件耦合至所述第一读出节点，并响应于所述第一 预充电信号而经所述第一求值元件将所述第一位线预充电；以及第一锁存器，所述第一锁存器耦合至所述第一读出节点，以读出所述第一位线上的电 压电平。
5.如权利要求2所述的非易失性存储器件，其中，所述第二页缓冲器包括第二求值元件，所述第二求值元件可操作地耦合在所述第二位线与第二读出节点之 间，并在所述第一存储单元的读取操作中响应于第二求值信号；第二锁存器，所述第二锁存器耦合至所述第二读出节点，用于根据所述第二存储单元 的阈值电压而经所述第二求值元件将所述第二位线预充电；以及第二预充电元件，所述第二预充电元件耦合至所述第二读出节点，以响应于所述第二 预充电信号而将所述第二位线放电。
6.如权利要求4所述的非易失性存储器件，其中，所述第一预充电控制器与所述第一 预充电元件的栅极节点耦合，并被配置为产生所述第一预充电信号以将所述第一位线预充 H1^ ο
7.根据权利要求5所述的非易失性存储器件，其中，所述第二预充电控制器与所述第 二预充电元件的栅极节点耦合，并被配置为产生所示第二预充电信号以将所述第二位线预 充电。
8.一种非易失性存储器件，包括存储单元阵列，所述存储单元阵列包括第一位线和第二位线；第一页缓冲器，所述第一页缓冲器与所述第一位线耦合；第一预充电控制器，所述第一预充电控制器耦合至所述第一页缓冲器，并被配置为对所述第一页缓冲器产生第一预充电信号，以将所述第一位线预充电； 第二页缓冲器，所述第二页缓冲器与所述第二位线耦合；以及 第二预充电控制器，所述第二预充电控制器耦合至所述第二页缓冲器，并被配置为对 所述第二页缓冲器产生第二预充电信号，以在读取耦合至所述第一位线的选中的第一存储 单元时将所述第二位线放电；
9.如权利要求8所述的非易失性存储器件，其中，所述第一页缓冲器包括第一求值元件，所述第一求值元件耦合在所述第一位线与第一读出节点之间，并且响 应于第一求值信号；第一预充电元件，所述第一预充电元件耦合在所述第一读出节点与被施加了第一驱动 电压的节点之间，并响应于从所述第一预充电控制器产生的所述第一预充电信号；以及 第一锁存器，所述第一锁存器与所述第一读出节点耦合。
10.如权利要求8所述的非易失性存储器件，其中，所述第二页缓冲器包括第二求值元件，所述第二求值元件耦合在所述第二位线与第二读出节点之间，并响应 于第二求值信号；第二预充电元件，所述第二预充电元件耦合在所述第二读出节点与被施加了第二驱动 电压的节点之间，并响应于从所述第二预充电控制器产生的所述第二预充电信号；以及 第二锁存器，所述第二锁存器与所述第二读出节点耦合。
11.如权利要求8所述的非易失性存储器件，其中，当读取耦合至所述第一位线的第一 存储单元时，所述第一预充电控制器被配置为在求值所述第一位线之后将所述第一预充电 信号去激活，而第二预充电控制器被配置为在对所述第一位线进行求值并读出时，使所述 第二预充电信号实质上保持在激活状态。
12.—种读取非易失性存储器件的方法，所述方法包括以下步骤对存储块进行编程，所述存储块包括与第一位线耦合的第一存储串以及与第二位线耦 合的第二存储串，所述第二存储串与所述第一位线相邻； 读取所述第二存储串的第二存储单元；根据所述第二存储单元的阈值电压将所述第二位线预充电；以及 在将所述预充电的第二位线放电时读取所述第一存储串的第一存储单元。
13.如权利要求12所述的方法，其中，在对所述第一存储单元编程之后且在读取所述 第二存储单元之前，对所述第二存储单元编程。
14.如权利要求12所述的方法，还包括以下步骤在读取所述第二存储单元之后，根据所述读取的第二存储单元的所述阈值电压，将具 有高电平或低电平的数据储存在耦合至所述第二位线的第二页缓冲器中；以及根据储存在所述第二页缓冲器中的所述数据，将所述第二位线预充电至高电平或低电平。
15.如权利要求14所述的方法，其中，如果在对所述第二存储单元编程时所述第二存储单元的所述阈值电压在相对较大的 范围内变化，则将高电平的所述数据储存在所述第二页缓冲器中；如果在对所述第二存储单元编程时所述第二存储单元的所述阈值电压在相对较小的 范围内变化，则将低电平的所述数据储存在所述第二页缓冲器中；
16.如权利要求14所述的方法，其中，所述第二存储单元的所述阈值电压分布于擦除 状态、在电压电平上高于所述擦除状态的第一编程状态、在电压电平上高于所述第一编程 状态的第二编程状态，以及在电压电平上高于所述第二编程状态的第三编程状态中的一个 状态上。
17.如权利要求16所述的方法，其中，如果所述第二存储单元处于所述第一编程状态或第三编程状态，则将所述第二位线预 充电至所述高电平，以及如果所述第二存储单元处于所述擦除状态或第二编程状态时，则将所述第二位线预充 电至所述低电平。
18.如权利要求12所述的方法，还包括以下步骤当对所述第一位线的电压进行求值时，将所述第二位线放电以补偿所述第一位线的电 压电平；以及从所述第一位线读出电压变化。
19.如权利要求12所述的方法，还包括以下步骤 将所述第一位线预充电至预定电压；以及通过所述第一位线与所述第二位线之间的容性耦合，将被预充电了的所述第一位线放H1^ ο
全文摘要
本发明提供一种非易失性存储器件及其操作方法，其中，读出编程至第二存储单元中的数据，并根据从第二存储单元读出的数据，来读取与第二存储单元相邻的第一存储单元。
文档编号G11C16/28GK101937715SQ20101021370
公开日2011年1月5日 申请日期2010年6月30日 优先权日2009年6月30日
发明者朴镇寿 申请人:海力士半导体有限公司