移位寄存器电路的利记博彩app

专利名称：移位寄存器电路的利记博彩app
技术领域：
本发明涉及 一 种移位寄存器电路，尤其涉及 一 种具有波形削角 (waveform-sh即ing)功能的移位寄存器电路。
背景技术：
液晶显示装置(Liquid Crystal Display ;LCD)是目前广泛使用的一种平面显示 器，其具有外型轻薄、省电以及无辐射等优点。液晶显示装置的工作原理利用改变液晶层两 端的电压差来改变液晶层内的液晶分子的排列状态，用以改变液晶层的透光性，再配合背 光模块所提供的光源以显示图像。 一般而言，液晶显示装置包含多个像素单元、源极驱动器 以及移位寄存器电路。源极驱动器用来提供多个数据信号至多个像素单元。移位寄存器电 路包含多级移位寄存器以产生多个栅极信号馈入多个像素单元，据以控制多个数据信号的 写入操作。因此，移位寄存器电路即为控制数据信号写入操作的关键性元件。
图1为公知移位寄存器电路的示意图。如图1所示，移位寄存器电路100包含多级 移位寄存器，其中只显示第(N-l)级移位寄存器111、第N级移位寄存器112以及第(N+l) 级移位寄存器113。每一级移位寄存器用来根据第一时钟脉冲CKl与反相于第一时钟脉冲 CKl的第二时钟脉冲CK2以产生对应栅极信号馈入至对应栅极线，譬如第(N-l)级移位寄存 器lll用来产生栅极信号SGn-l馈入至栅极线GLn-l，第N级移位寄存器112用来产生栅极 信号SGn馈入至栅极线GLn，第(N+l)级移位寄存器113用来产生栅极信号SGn+1馈入至栅 极线GLn+l。第N级移位寄存器112包含上拉单元120、输入单元130、储能单元125、放电 单元140、下拉单元150以及控制单元160。上拉单元120用来根据驱动控制电压VQn以上 拉栅极信号SGn。放电单元140与下拉单元150用来根据控制单元160所产生的下拉控制 信号以分别下拉驱动控制电压VQn与栅极信号SGn。 在移位寄存器电路100的操作中，多级移位寄存器提供具有周期性脉冲的多个栅 极信号至多个像素单元，用来将多个数据信号写入为多个像素电压。然而，多个栅极信号 的每一脉冲实质上为理想方波，所以每一脉冲的下降沿可经由像素单元的寄生电容的耦合 操作而下拉所写入的像素电压，此即馈通效应(Feed-through effect)，其易导致图像闪烁 (Image Flicker)的现象，因而降低显示品质。

发明内容
依据本发明的实施例，其揭示一种用来提供多个栅极信号至多个栅极线的具有波 形削角功能的移位寄存器电路。此种移位寄存器电路包含多级移位寄存器，其中第N级移 位寄存器包含第一输入单元、上拉单元、下拉电路、第二输入单元、控制单元、波形削角单元 以及下拉单元。第一输入单元电连接于第(N-l)级移位寄存器以接收第(N-l)栅极信号，用 来根据第(N-l)栅极信号输出第一驱动控制电压。上拉单元电连接于第一输入单元与第N 栅极线，用来根据第一驱动控制电压与系统时钟脉冲以上拉第N栅极信号，其中第N栅极线 用以传输第N栅极信号。下拉电路电连接于第一输入单元与上拉单元，用来下拉第一驱动控制电压与第N栅极信号。第二输入单元电连接于第(N-l)级移位寄存器以接收第(N-l) 栅极信号，用来根据第(N-l)栅极信号输出第二驱动控制电压。控制单元电连接于第二输 入单元，用来根据第二驱动控制电压与辅助信号以产生控制信号。波形削角单元电连接于 控制单元与第N栅极线，用来根据控制信号对第N栅极信号执行波形削角操作。下拉单元 电连接于第(N+l)级移位寄存器以接收第(N+l)栅极信号，用来根据第(N+l)栅极信号以 下拉第二驱动控制电压。 依据本发明的实施例，其另揭示一种用来提供多个栅极信号至多个栅极线的具有 波形削角功能的移位寄存器电路。此种移位寄存器电路包含多级移位寄存器，其中第N级 移位寄存器包含输入单元、上拉单元、下拉电路、控制单元以及波形削角单元。输入单元电 连接于第(N-l)级移位寄存器以接收第(N-l)栅极信号，用来根据第(N-l)栅极信号输出 驱动控制电压。上拉单元电连接于输入单元与第N栅极线，用来根据驱动控制电压与系统 时钟脉冲以上拉第N栅极信号，其中第N栅极线用以传输第N栅极信号。下拉电路电连接 于输入单元与上拉单元，用来下拉驱动控制电压与第N栅极信号。控制单元电连接于输入 单元，用来根据驱动控制电压与辅助信号以产生控制信号。波形削角单元电连接于控制单 元与第N栅极线，用来根据控制信号对第N栅极信号执行波形削角操作。
相较于公知移位寄存器电路，本发明移位寄存器电路可显著縮小其输出的栅极信 号的脉冲下降沿的压差，据以减少馈通效应，也即可减轻画面闪烁现象以提高图像显示品 质。此外，在本发明移位寄存器电路的结构中，下拉电路并不限于上述实施例，任何可用来 下拉驱动控制电压与栅极信号的电路均可取代上述实施例的下拉电路，而本发明移位寄存 器电路并不会因不同下拉电路而影响其波形削角功能。


图1为公知移位寄存器电路的示意图。
图2为本发明第一实施例的移位寄存器电路的示意图。
图3为图2的移位寄存器电路的工作相关信号波形示意图，其中横轴为时间轴。 图4为本发明第二实施例的移位寄存器电路的示意图。 图5为本发明第三实施例的移位寄存器电路的示意图。
图6为图5的移位寄存器电路的工作相关信号波形示意图，其中横轴为时间轴。 图7为本发明第四实施例的移位寄存器电路的示意图。 上述附图中的附图标记说明如下 100、200、400、500、700 移位寄存器电路
111、 211、411、511、711 第(N-l)级移位寄存器
112、 212、412、512、712 第N级移位寄存器
113、 213、413、513、713 第(N+l)级移位寄存器 120、220、520 上拉单元 125、225、525 储能单元 130、530 输入单元 140 放电单元 150 下拉单元
160控制单元221、521 第一晶体管226、526 电容230第一输入单元231、531 第二晶体管240、440 、540 、740 下拉电路245、445、545、745 第二控制单246、446、748 第九晶体管247、447、749 第十晶体管250、450 第三下拉单元251、451、547、747 第八晶体管255、455 第二下拉单元256、456 、546 、746 第七晶体管280第二输入单元281、586 第三晶体管285、585 第一控制单元286、596 第四晶体管290第一下拉单元291、556、756 第五晶体管295、595 波形削角单元296、551 、751 第六晶体管448第十一晶体管449第十二晶体管460第四下拉单元461第十三晶体管GLn-l、GLn、GLn+l 栅极线CK1第一时钟脉冲CK2第二时钟脉冲Saux辅助信号Scl第一控制信号Sc2第二控制信号SGn-2、 SGn-l、 SGn、 SGn+l、 SGn+2T1、T2、T3、T4 时段
Vhl第一高电压Vh2第二高电压Vh3第三高电压Vh4第四高电压Vh5第五高电压VQn驱动控制电压
w及信号
VQnl 第一驱动控制电压
VQn2 第二驱动控制电压
Vss 低电源电压
具体实施例方式
下文依本发明移位寄存器电路，特举实施例配合附图作详细说明，但所提供的实 施例并非用以限制本发明所涵盖的范围。 图2为本发明第一实施例的移位寄存器电路的示意图。如图2所示，移位寄存器 电路200包含多级移位寄存器，为方便说明，移位寄存器电路200只显示第(N-l)级移位寄 存器211、第N级移位寄存器212以及第(N+l)级移位寄存器213，其中只有第N级移位寄 存器212显示内部功能单元架构，其余级移位寄存器类同于第N级移位寄存器212，所以不 另赘述。在移位寄存器电路200的操作中，第(N-l)级移位寄存器211用以提供栅极信号 SGn-l馈入至栅极线GLn-l，第N级移位寄存器212用以提供栅极信号SGn馈入至栅极线 GLn，第(N+l)级移位寄存器213用以提供栅极信号SGn+l馈入至栅极线GLn+l。
第N级移位寄存器212包含上拉单元220、第一输入单元230、储能单元225、下拉 电路240、第二输入单元280、第一控制单元285、第一下拉单元290以及波形削角单元295。 第一输入单元230电连接于第(N-l)级移位寄存器211，用来根据栅极信号SGn-l输出第一 驱动控制电压VQnl，所以第N级移位寄存器212以栅极信号SGn-l作为使能所需的启始脉 冲信号。储能单元225电连接于第一输入单元230与上拉单元220，用来存储第一驱动控制 电压VQnl。上拉单元220电连接于第一输入单元230与栅极线GLn，用来根据第一驱动控 制电压VQnl与第一时钟脉冲CK1以上拉栅极线GLn的栅极信号SGn。下拉电路240包含 第二控制单元245、第二下拉单元255与第三下拉单元250。第二控制单元245电连接于第 一输入单元230，用来根据第一驱动控制电压VQnl与反相于第一时钟脉冲CK1的第二时钟 脉冲CK2以产生第二控制信号Sc2。第二下拉单元255电连接于第二控制单元245与栅极 线GLn，用来根据第二控制信号Sc2以下拉栅极信号SGn。第三下拉单元250电连接于第二 控制单元245与第一输入单元230，用来根据第二控制信号Sc2以下拉第一驱动控制电压 VQnl。 第二输入单元280电连接于第(N-l)级移位寄存器211，用来根据栅极信号SGn-l 输出第二驱动控制电压VQn2。第一控制单元285电连接于第二输入单元280，用来根据第 二驱动控制电压VQn2与辅助信号Saux以产生第一控制信号Scl。第一下拉单元290电连 接于第(N+l)级移位寄存器213与第二输入单元280，用来根据栅极信号SGn+l以下拉第二 驱动控制电压VQn2。波形削角单元295电连接于第一控制单元285与栅极线GLn，用来根 据第一控制信号Scl对栅极信号SGn执行波形削角操作。 在图2的实施例中，上拉单元220包含第一晶体管221，第一输入单元230包含第 二晶体管231，储能单元225包含电容226，第二输入单元280包含第三晶体管281，第一控 制单元285包含第四晶体管286，第一下拉单元290包含第五晶体管291 ，波形削角单元295 包含第六晶体管296，第二下拉单元255包含第七晶体管256，第三下拉单元250包含第八 晶体管251，第二控制单元245包含第九晶体管246与第十晶体管247。第一晶体管221 至第十晶体管247为薄膜晶体管(Thin Film Transistor)或场效应晶体管(FieldEffectTransistor)。 第一晶体管221包含第一端、第二端与栅极端，其中第一端用以接收第一时钟脉 冲CKl，第二端电连接于栅极线GLn，栅极端电连接于第一输入单元230。电容226电连接 于第一晶体管221的栅极端与第二端之间。第二晶体管231包含第一端、第二端与栅极端， 其中第一端电连接于第(N-l)级移位寄存器211以接收栅极信号SGn-l，栅极端电连接于 第一端，第二端电连接于第一晶体管221的栅极端。第三晶体管281包含第一端、第二端与 栅极端，其中第一端电连接于第(N-l)级移位寄存器211以接收栅极信号SGn-l，栅极端电 连接于第一端，第二端电连接于第一控制单元285。第四晶体管286包含第一端、第二端与 栅极端，其中第一端用以接收辅助信号Saux，第二端电连接于波形削角单元295，栅极端电 连接于第三晶体管281的第二端。第五晶体管291包含第一端、第二端与栅极端，其中第一 端电连接于第三晶体管281的第二端，第二端用以接收低电源电压Vss，栅极端电连接于第 (N+l)级移位寄存器213以接收栅极信号SGn+l。第六晶体管296包含第一端、第二端与栅 极端，其中第一端电连接于栅极线GLn，第二端用以接收低电源电压Vss，栅极端电连接于 第四晶体管286的第二端。 第七晶体管256包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn， 栅极端电连接于第二控制单元245以接收第二控制信号Sc2，第二端用以接收低电源电压 Vss。第八晶体管251包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管231 的第二端，栅极端电连接于第二控制单元245以接收第二控制信号Sc2，第二端用以接收低 电源电压Vss。第九晶体管246包含第一端、第二端与栅极端，其中第一端用以接收第二时 钟脉冲CK2，栅极端电连接于第一端，第二端电连接于第七晶体管256的栅极端与第八晶体 管251的栅极端。第十晶体管247包含第一端、第二端与栅极端，其中第一端电连接于第九 晶体管246的第二端，栅极端电连接于第二晶体管231的第二端，第二端用以接收低电源电 压Vss。 图3为图2的移位寄存器电路200的工作相关信号波形示意图，其中横轴为时间 轴。在图3中，由上往下的信号分别为辅助信号Saux、第一时钟脉冲CKl、第二时钟脉冲CK2、 栅极信号SGn-l、第一驱动控制电压VQnl、第二驱动控制电压VQn2、第一控制信号Scl、栅极 信号SGn以及栅极信号SGn+l。如图3所示，于时段T1内，栅极信号SGn-l由低电平电压 切换至高电平电压，据以导通第二晶体管231与第三晶体管281，而第一驱动控制电压VQnl 与第二驱动控制电压VQn2也就跟着上升至第一高电压Vhl，进而导通第一晶体管221与第 四晶体管286。此时，电容226用来存储第一驱动控制电压VQnl，而第一驱动控制电压VQnl 另会导通第十晶体管247以下拉第二控制信号Sc2至低电源电压Vss，进而截止第七晶体管 256与第八晶体管251。 在时段T2内，栅极信号SGn-l由高电平电压下降至低电平电压，据以截止第二晶 体管231与第三晶体管281，进而使第一驱动控制电压VQnl与第二驱动控制电压VQn2均成 为浮接电压。同时，第一时钟脉冲CK1由低电平电压切换至高电平电压，所以可通过第一晶 体管221的元件电容耦合作用将第一驱动控制电压VQnl由第一高电压Vhl上拉至第二高 电压Vh2，并据以持续导通第一晶体管221，进而将栅极信号SGn由低电平电压上拉至第三 高电压Vh3。 在时段T3内，辅助信号Saux由低电平电压切换至高电平电压，所以可通过第四晶体管286的元件电容耦合作用将第二驱动控制电压VQn2由第一高电压Vhl上拉至第四高 电压Vh4，并据以持续导通第四晶体管286，进而将第一控制信号Scl由低电平电压上拉至 高电平电压。此时，第一控制信号Scl会导通第六晶体管296，而栅极信号SGn即于时段T3 内从第三高电压Vh3下降至第五高电压Vh5。 在时段T4内，第一时钟脉冲CK1由高电平电压切换至低电平电压，所以栅极信号 SGn也跟着从第五高电压Vh5切换至低电平电压，而通过电容226的耦合作用，第一驱动控 制电压VQnl也被下拉至低电平电压，第十晶体管247因而截止。同时，由于第二时钟脉冲 CK2由低电平电压切换至高电平电压，进而使第二控制信号Sc2切换为高电平电压，所以第 七晶体管256与第八晶体管251切换为导通状态，据以将栅极信号SGn与第一驱动控制电 压VQnl下拉至低电平电压。此外，第(N+l)级移位寄存器213则利用栅极信号SGn作为使 能所需的启始脉冲信号，而在时段T4内产生高电平的栅极信号SGn+l，使第五晶体管291在 时段T4内导通，进而将第二驱动控制电压VQn2从第四高电压Vh4下拉至低电源电压Vss。 请注意，栅极信号SGn的下降沿从第五高电压Vh5下降至低电平电压，而非从第三高电压 Vh3下降至低电平电压，所以可显著縮小其下降沿的压差，据以减少馈通效应，也即可减轻 画面闪烁现象以提高图像显示品质。 图4为本发明第二实施例的移位寄存器电路的示意图。如图4所示，移位寄存器 电路400包含多级移位寄存器，其中只显示第(N-l)级移位寄存器411、第N级移位寄存器 412及第(N+l)级移位寄存器413。第N级移位寄存器412类似于图2所示的第N级移位寄 存器212，主要差异在于将下拉电路240置换为下拉电路440。下拉电路440包含第二控制 单元445、第二下拉单元455、第三下拉单元450以及第四下拉单元460。第二控制单元445 电连接于第一输入单元230，用来根据第一驱动控制电压VQnl与第二时钟脉冲CK2以产生 第二控制信号Sc2。第二下拉单元455电连接于第二控制单元445与栅极线GLn，用来根据 第二控制信号Sc2以下拉栅极信号SGn。第三下拉单元450电连接于第二控制单元445与 第一输入单元230，用来根据第二控制信号Sc2以下拉第一驱动控制电压VQnl。第四下拉 单元460电连接于第(N+l)级移位寄存器413与栅极线GLn，用来根据栅极信号SGn+l以下 拉栅极信号SGn。 在图4的实施例中，第二下拉单元455包含第七晶体管456，第三下拉单元450包 含第八晶体管451，第二控制单元445包含第九晶体管446、第十晶体管447、第十一晶体管 448与第十二晶体管449，第四下拉单元460包含第十三晶体管461。第七晶体管456至第 十三晶体管461为薄膜晶体管或场效应晶体管。第七晶体管456包含第一端、第二端与栅 极端，其中第一端电连接于栅极线GLn，栅极端电连接于第二控制单元445以接收第二控制 信号Sc2，第二端用以接收低电源电压Vss。第八晶体管451包含第一端、第二端与栅极端， 其中第一端电连接于第二晶体管231的第二端，栅极端电连接于第二控制单元445以接收 第二控制信号Sc2，第二端用以接收低电源电压Vss。 第九晶体管446包含第一端、第二端与栅极端，其中第一端用以接收第二时钟脉 冲CK2，第二端电连接于第七晶体管456的栅极端与第八晶体管451的栅极端。第十晶体 管447包含第一端、第二端与栅极端，其中第一端电连接于第九晶体管446的第二端，栅极 端电连接于第二晶体管231的第二端，第二端用以接收低电源电压Vss。第十一晶体管448 包含第一端、第二端与栅极端，其中第一端用以接收第二时钟脉冲CK2，栅极端电连接于第
12一端，第二端电连接于第九晶体管446的栅极端。第十二晶体管449包含第一端、第二端与 栅极端，其中第一端电连接于第十一晶体管448的第二端，栅极端电连接于第二晶体管231 的第二端，第二端用以接收低电源电压Vss。第十三晶体管461包含第一端、第二端与栅极 端，其中第一端电连接于栅极线GLn，栅极端电连接于第(N+l)级移位寄存器413以接收栅 极信号SGn+l ，第二端用以接收低电源电压Vss。 移位寄存器电路400的工作相关信号波形同于图3所示的信号波形。在移位寄存 器电路400的操作中，在时段T4内，第十三晶体管461可根据栅极信号SGn+l以下拉栅极 信号SGn，也即第七晶体管456与第十三晶体管461均用来下拉栅极信号SGn。第二控制单 元445的内部结构为公知电路，所以不再赘述其工作原理。 图5为本发明第三实施例的移位寄存器电路的示意图。如图5所示，移位寄存器 电路500包含多级移位寄存器，为方便说明，移位寄存器电路500只显示第(N-l)级移位寄 存器511、第N级移位寄存器512以及第(N+l)级移位寄存器513，其中只有第N级移位寄 存器512显示内部功能单元架构，其余级移位寄存器类同于第N级移位寄存器512，所以不 另赘述。在移位寄存器电路500的操作中，第(N-l)级移位寄存器511用以提供栅极信号 SGn-l馈入至栅极线GLn-l，第N级移位寄存器512用以提供栅极信号SGn馈入至栅极线 GLn，第(N+l)级移位寄存器513用以提供栅极信号SGn+l馈入至栅极线GLn+l。
第N级移位寄存器512包含上拉单元520、输入单元530、储能单元525、下拉电路 540、第一控制单元585以及波形削角单元595。输入单元530电连接于第(N-l)级移位寄 存器511，用来根据栅极信号SGn-l输出驱动控制电压VQn，所以第N级移位寄存器512以栅 极信号SGn-l作为使能所需的启始脉冲信号。储能单元525电连接于输入单元530与上拉 单元520，用来存储驱动控制电压VQn。上拉单元520电连接于输入单元530与栅极线GLn， 用来根据驱动控制电压VQn与第一时钟脉冲CK1以上拉栅极线GLn的栅极信号SGn。
下拉电路540包含第二控制单元545、第一下拉单元555与第二下拉单元550。第 二控制单元545电连接于输入单元530，用来根据驱动控制电压VQn与反相于第一时钟脉 冲CK1的第二时钟脉冲CK2以产生第二控制信号Sc2。第一下拉单元555电连接于第二控 制单元545与栅极线GLn，用来根据第二控制信号Sc2以下拉栅极信号SGn。第二下拉单元 550电连接于第二控制单元545与输入单元530，用来根据第二控制信号Sc2以下拉驱动控 制电压VQn。第一控制单元585电连接于输入单元530，用来根据驱动控制电压VQn与辅助 信号Saux以产生第一控制信号Scl。波形削角单元595电连接于第一控制单元585与栅极 线GLn，用来根据第一控制信号Scl对栅极信号SGn执行波形削角操作。
在图5的实施例中，上拉单元520包含第一晶体管521，输入单元530包含第二晶 体管531，储能单元525包含电容526，第一控制单元585包含第三晶体管586，波形削角单 元595包含第四晶体管596，第一下拉单元555包含第五晶体管556，第二下拉单元550包 含第六晶体管551，第二控制单元545包含第七晶体管546与第八晶体管547。第一晶体管 521至第八晶体管547为薄膜晶体管或场效应晶体管。 第一晶体管521包含第一端、第二端与栅极端，其中第一端用以接收第一时钟脉 冲CKl，第二端电连接于栅极线GLn，栅极端电连接于输入单元530。电容526电连接于第 一晶体管521的栅极端与第二端之间。第二晶体管531包含第一端、第二端与栅极端，其中 第一端电连接于第(N-l)级移位寄存器511以接收栅极信号SGn-l，栅极端电连接于第一
13端，第二端电连接于第一晶体管521的栅极端。第三晶体管586包含第一端、第二端与栅极 端，其中第一端用以接收辅助信号Saux，第二端电连接于波形削角单元595，栅极端电连接 于第二晶体管531的第二端。第四晶体管596包含第一端、第二端与栅极端，其中第一端电 连接于栅极线GLn，第二端用以接收低电源电压Vss，栅极端电连接于第三晶体管586的第
■~ 丄山J而。 第五晶体管556包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn， 栅极端电连接于第二控制单元545以接收第二控制信号Sc2，第二端用以接收低电源电压 Vss。第六晶体管551包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管531 的第二端，栅极端电连接于第二控制单元545以接收第二控制信号Sc2，第二端用以接收低 电源电压Vss。第七晶体管546包含第一端、第二端与栅极端，其中第一端用以接收第二时 钟脉冲CK2，栅极端电连接于第一端，第二端电连接于第五晶体管556的栅极端与第六晶体 管551的栅极端。第八晶体管547包含第一端、第二端与栅极端，其中第一端电连接于第七 晶体管546的第二端，栅极端电连接于第二晶体管531的第二端，第二端用以接收低电源电 压Vss。 图6为图5的移位寄存器电路500的工作相关信号波形示意图，其中横轴为时间 轴。在图6中，由上往下的信号分别为辅助信号Saux、第一时钟脉冲CKl、第二时钟脉冲CK2、 栅极信号SGn-l、驱动控制电压VQn、第一控制信号Scl、栅极信号SGn以及栅极信号SGn+l。 如图6所示，在时段T1内，栅极信号SGn-l由低电平电压切换至高电平电压，据以导通第二 晶体管531，而驱动控制电压VQn也就跟着上升至第一高电压Vhl，进而导通第一晶体管521 与第三晶体管586。此时，电容526用来存储驱动控制电压VQn，而驱动控制电压VQn另会 导通第八晶体管547以下拉第二控制信号Sc2至低电源电压Vss，进而截止第五晶体管556 与第六晶体管551。 在时段T2内，栅极信号SGn-l由高电平电压下降至低电平电压，据以截止第二晶 体管531，进而使驱动控制电压VQn成为浮接电压。同时，第一时钟脉冲CK1由低电平电压 切换至高电平电压，所以可通过第一晶体管521的元件电容耦合作用将驱动控制电压VQn 由第一高电压Vhl上拉至第二高电压Vh2，并据以持续导通第一晶体管521与第三晶体管 586，进而将栅极信号SGn由低电平电压上拉至第三高电压Vh3。 在时段T3内，辅助信号Saux由低电平电压切换至高电平电压，所以可通过第三晶 体管586的元件电容耦合作用将驱动控制电压VQn由第二高电压Vh2上拉至第四高电压 Vh4，并据以持续导通第一晶体管521与第三晶体管586，进而将第一控制信号Scl由低电平 电压上拉至高电平电压。请注意，第四高电压Vh4与第二高电压Vh2的电压差受第三晶体 管586的元件电容大小所影响。此时，第一控制信号Scl会导通第四晶体管596，而栅极信 号SGn即于时段T3内从第三高电压Vh3下降至第五高电压Vh5。 在时段T4内，第一时钟脉冲CK1由高电平电压切换至低电平电压，所以栅极信号 SGn也跟着从第五高电压Vh5切换至低电平电压，而通过电容526的耦合作用，驱动控制电 压VQn也被下拉至低电平电压，第八晶体管547因而截止。同时，由于第二时钟脉冲CK2由 低电平电压切换至高电平电压，进而使第二控制信号Sc2切换为高电平电压，所以第五晶 体管556与第六晶体管551切换为导通状态，据以将栅极信号SGn与驱动控制电压VQn下拉 至低电平电压。此外，第(N+l)级移位寄存器513则利用栅极信号SGn作为使能所需的启始脉冲信号，而在时段T4内产生高电平的栅极信号SGn+l。同理，栅极信号SGn的下降沿从 第五高电压Vh5下降至低电平电压，而非从第三高电压Vh3下降至低电平电压，所以可显著 縮小其下降沿的压差，据以减少馈通效应，也即可减轻画面闪烁现象以提高图像显示品质。
图7为本发明第四实施例的移位寄存器电路的示意图。如图7所示，移位寄存器 电路700包含多级移位寄存器，其中只显示第(N-l)级移位寄存器711、第N级移位寄存器 712及第(N+l)级移位寄存器713。第N级移位寄存器712类似于图5所示的第N级移位 寄存器512，主要差异在于将下拉电路540置换为下拉电路740。下拉电路740包含第二控 制单元745、第一下拉单元755、第二下拉单元750以及第三下拉单元760。第二控制单元 745电连接于输入单元530，用来根据驱动控制电压VQn与第二时钟脉冲CK2以产生第二控 制信号Sc2。第一下拉单元755电连接于第二控制单元745与栅极线GLn，用来根据第二控 制信号Sc2以下拉栅极信号SGn。第二下拉单元750电连接于第二控制单元745与输入单 元530，用来根据第二控制信号Sc2以下拉驱动控制电压VQn。第三下拉单元760电连接于 第(N+l)级移位寄存器713与栅极线GLn，用来根据栅极信号SGn+l以下拉栅极信号SGn。
在图7的实施例中，第一下拉单元755包含第五晶体管756，第二下拉单元750包 含第六晶体管751，第二控制单元745包含第七晶体管746、第八晶体管747、第九晶体管 748与第十晶体管749，第三下拉单元760包含第十一晶体管761 。第五晶体管756至第十一 晶体管761为薄膜晶体管或场效应晶体管。第五晶体管756包含第一端、第二端与栅极端， 其中第一端电连接于栅极线GLn，栅极端电连接于第二控制单元745以接收第二控制信号 Sc2，第二端用以接收低电源电压Vss。第六晶体管751包含第一端、第二端与栅极端，其中 第一端电连接于第二晶体管531的第二端，栅极端电连接于第二控制单元745以接收第二 控制信号Sc2，第二端用以接收低电源电压Vss。 第七晶体管746包含第一端、第二端与栅极端，其中第一端用以接收第二时钟脉 冲CK2，第二端电连接于第五晶体管756的栅极端与第六晶体管751的栅极端。第八晶体 管747包含第一端、第二端与栅极端，其中第一端电连接于第七晶体管746的第二端，栅极 端电连接于第二晶体管531的第二端，第二端用以接收低电源电压Vss。第九晶体管748包 含第一端、第二端与栅极端，其中第一端用以接收第二时钟脉冲CK2，栅极端电连接于第一 端，第二端电连接于第七晶体管746的栅极端。第十晶体管749包含第一端、第二端与栅极 端，其中第一端电连接于第九晶体管748的第二端，栅极端电连接于第二晶体管531的第二 端，第二端用以接收低电源电压Vss。第十一晶体管761包含第一端、第二端与栅极端，其中 第一端电连接于栅极线GLn，栅极端电连接于第(N+l)级移位寄存器713以接收栅极信号 SGn+l ，第二端用以接收低电源电压Vss 。 移位寄存器电路700的工作相关信号波形同于图6所示的信号波形。在移位寄存 器电路700的操作中，在时段T4内，第十一晶体管761可根据栅极信号SGn+l以下拉栅极 信号SGn，也即第五晶体管756与第十一晶体管761均用来下拉栅极信号SGn。第二控制单 元745的内部结构为公知电路，所以不再赘述其工作原理。 综上所述，相较于公知移位寄存器电路，本发明移位寄存器电路可显著縮小其输 出的栅极信号的脉冲下降沿的压差，据以减少馈通效应，也即可减轻画面闪烁现象以提高 图像显示品质。此外，在本发明移位寄存器电路的结构中，下拉电路并不限于上述实施例， 任何可用来下拉驱动控制电压与栅极信号的电路均可取代上述实施例的下拉电路，而本发明移位寄存器电路并不会因不同下拉电路而影响其波形削角功能。 虽然本发明已以实施例揭示如上，然而其并非用以限定本发明，任何本发明所属 技术领域的普通技术人员，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此 本发明的保护范围当视所附的权利要求所界定的范围为准。
权利要求
一种移位寄存器电路，用以提供多个栅极信号至多个栅极线，该移位寄存器电路包含多级移位寄存器，所述多级移位寄存器的一第N级移位寄存器包含一第一输入单元，电连接于所述多级移位寄存器的一第(N-1)级移位寄存器以接收所述多个栅极信号的一第(N-1)栅极信号，用来根据该第(N-1)栅极信号输出一第一驱动控制电压；一上拉单元，电连接于该第一输入单元与所述多个栅极线的一第N栅极线，用来根据该第一驱动控制电压与一第一时钟脉冲以上拉所述多个栅极信号的一第N栅极信号，其中该第N栅极线用以传输该第N栅极信号；一下拉电路，电连接于该第一输入单元与该上拉单元，用来下拉该第一驱动控制电压与该第N栅极信号；一第二输入单元，电连接于该第(N-1)级移位寄存器以接收该第(N-1)栅极信号，用来根据该第(N-1)栅极信号输出一第二驱动控制电压；一第一控制单元，电连接于该第二输入单元，用来根据该第二驱动控制电压与一辅助信号以产生一第一控制信号；一波形削角单元，电连接于该第一控制单元与该第N栅极线，用来根据该第一控制信号对该第N栅极信号执行波形削角操作；以及一第一下拉单元，电连接于所述多级移位寄存器的一第(N+1)级移位寄存器以接收所述多个栅极信号的一第(N+1)栅极信号，用来根据该第(N+1)栅极信号以下拉该第二驱动控制电压。
2. 如权利要求1所述的移位寄存器电路，其中该第N级移位寄存器另包含 一电容，电连接于该第一输入单元与该第N栅极线之间，用来存储该第一驱动控制电压。
3. 如权利要求1所述的移位寄存器电路，其中该第一输入单元包含一晶体管，该晶体 管包含一第一端，电连接于该第(N-l)级移位寄存器以接收该第(N-l)栅极信号； 一栅极端，电连接于该晶体管的第一端；以及 一第二端，电连接于该上拉单元与该下拉电路。
4. 如权利要求1所述的移位寄存器电路，其中该上拉单元包含一晶体管，该晶体管包含一第一端，用以接收该第一时钟脉冲；一栅极端，电连接于该第一输入单元以接收该第一驱动控制电压；以及 一第二端，电连接于该第N栅极线。
5. 如权利要求1所述的移位寄存器电路，其中该第二输入单元包含一晶体管，该晶体 管包含一第一端，电连接于该第(N-l)级移位寄存器以接收该第(N-l)栅极信号； 一栅极端，电连接于该晶体管的第一端；以及 一第二端，电连接于该第一控制单元与该第一下拉单元。
6. 如权利要求1所述的移位寄存器电路，其中该第一控制单元包含一晶体管，该晶体 管包含一第一端，用以接收该辅助信号；一栅极端，电连接于该第二输入单元以接收该第二驱动控制电压；以及 一第二端，电连接于该波形削角单元。
7. 如权利要求1所述的移位寄存器电路，其中该第一下拉单元包含一晶体管，该晶体 管包含一第一端，电连接于该第二输入单元；一栅极端，电连接于该第(N+l)级移位寄存器以接收该第(N+l)栅极信号；以及 一第二端，用以接收一低电源电压。
8. 如权利要求1所述的移位寄存器电路，其中该波形削角单元包含一晶体管，该晶体 管包含一第一端，电连接于该第N栅极线；一栅极端，电连接于该第一控制单元以接收该第一控制信号；以及 一第二端，用以接收一低电源电压。
9. 如权利要求1所述的移位寄存器电路，其中该下拉电路包含一第二控制单元，电连接于该第一输入单元，用来根据该第一驱动控制电压与反相于 该第一时钟脉冲的一第二时钟脉冲以产生一第二控制信号；一第二下拉单元，电连接于该第二控制单元与该第N栅极线，用来根据该第二控制信 号以下拉该第N栅极信号；以及一第三下拉单元，电连接于该第二控制单元与该第一输入单元，用来根据该第二控制 信号以下拉该第一驱动控制电压。
10. 如权利要求9所述的移位寄存器电路，其中 该第二控制单元包含一第一晶体管，包含一第一端、一第二端与一栅极端，其中该第一端用以接收该第二时 钟脉冲，该栅极端电连接于该第一晶体管的第一端，该第二端电连接于该第二下拉单元与 该第三下拉单元；以及一第二晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第一晶 体管的第二端，该栅极端电连接于该第一输入单元以接收该第一驱动控制电压，该第二端 用来接收一低电源电压；该第二下拉单元包含一第三晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第N栅 极线，该栅极端电连接于该第一晶体管的第二端以接收该第二控制信号，该第二端用来接 收该低电源电压；以及该第三下拉单元包含一第四晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第一输 入单元，该栅极端电连接于该第一晶体管的第二端以接收该第二控制信号，该第二端用来 接收该低电源电压。
11. 如权利要求9所述的移位寄存器电路，其中该下拉电路另包含 一第四下拉单元，电连接于该第N栅极线与该第(N+l)级移位寄存器，用来根据该第(N+l)栅极信号以下拉该第N栅极信号。
12. 如权利要求11所述的移位寄存器电路，其中 该第二控制单元包含一第一晶体管，包含一第一端、一第二端与一栅极端，其中该第一端用以接收该第二时 钟脉冲，该第二端电连接于该第二下拉单元与该第三下拉单元；一第二晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第一晶 体管的第二端，该栅极端电连接于该第一输入单元以接收该第一驱动控制电压，该第二端 用来接收一低电源电压；一第三晶体管，包含一第一端、一第二端与一栅极端，其中该第一端用以接收该第二时 钟脉冲，该栅极端电连接于该第三晶体管的第一端，该第二端电连接于该第一晶体管的栅 极端；以及一第四晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第三晶 体管的第二端，该栅极端电连接于该第一输入单元以接收该第一驱动控制电压，该第二端 用来接收该低电源电压；该第二下拉单元包含一第五晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第N栅 极线，该栅极端电连接于该第一晶体管的第二端以接收该第二控制信号，该第二端用来接 收该低电源电压；该第三下拉单元包含一第六晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第一输 入单元，该栅极端电连接于该第一晶体管的第二端以接收该第二控制信号，该第二端用来 接收该低电源电压；以及该第四下拉单元包含一第七晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第N栅 极线，该栅极端电连接于该第(N+l)级移位寄存器以接收该第(N+l)栅极信号，该第二端用 来接收该低电源电压。
13. —种移位寄存器电路，用以提供多个栅极信号至多个栅极线，该移位寄存器电路包 含多级移位寄存器，所述多级移位寄存器的一第N级移位寄存器包含一输入单元，电连接于所述多级移位寄存器的一第(N-l)级移位寄存器以接收所述多 个栅极信号的一第(N-l)栅极信号，用来根据该第(N-l)栅极信号输出一驱动控制电压；一上拉单元，电连接于该输入单元与所述多个栅极线的一第N栅极线，用来根据该驱 动控制电压与一第一时钟脉冲以上拉所述多个栅极信号的一第N栅极信号，其中该第N栅 极线用以传输该第N栅极信号；一下拉电路，电连接于该输入单元与该上拉单元，用来下拉该驱动控制电压与该第N 栅极信号；一第一控制单元，电连接于该输入单元，用来根据该驱动控制电压与一辅助信号以产 生一第一控制信号；以及一波形削角单元，电连接于该第一控制单元与该第N栅极线，用来根据该第一控制信 号对该第N栅极信号执行波形削角操作。
14. 如权利要求13所述的移位寄存器电路，其中该第N级移位寄存器另包含一电容，电连接于该输入单元与该第N栅极线之间，用来存储该驱动控制电压。
15. 如权利要求13所述的移位寄存器电路，其中该输入单元包含一晶体管，该晶体管 包含一第一端，电连接于该第(N-l)级移位寄存器以接收该第(N-l)栅极信号；一栅极端，电连接于该晶体管的第一端；以及一第二端，电连接于该上拉单元、该下拉电路与该第一控制单元。
16. 如权利要求13所述的移位寄存器电路，其中该上拉单元包含一晶体管，该晶体管 包含一第一端，用以接收该第一时钟脉冲；一栅极端，电连接于该输入单元以接收该驱动控制电压；以及 一第二端，电连接于该第N栅极线。
17. 如权利要求13所述的移位寄存器电路，其中该第一控制单元包含一晶体管，该晶 体管包含一第一端，用以接收该辅助信号；一栅极端，电连接于该输入单元以接收该驱动控制电压；以及 一第二端，电连接于该波形削角单元。
18. 如权利要求13所述的移位寄存器电路，其中该波形削角单元包含一晶体管，该晶 体管包含一第一端，电连接于该第N栅极线；一栅极端，电连接于该第一控制单元以接收该第一控制信号；以及 一第二端，用以接收一低电源电压。
19. 如权利要求13所述的移位寄存器电路，其中该下拉电路包含 一第二控制单元，电连接于该输入单元，用来根据该驱动控制电压与反相于该第一时钟脉冲的一第二时钟脉冲以产生一第二控制信号；一第一下拉单元，电连接于该第二控制单元与该第N栅极线，用来根据该第二控制信 号以下拉该第N栅极信号；以及一第二下拉单元，电连接于该第二控制单元与该输入单元，用来根据该第二控制信号 以下拉该驱动控制电压。
20. 如权利要求19所述的移位寄存器电路，其中 该第二控制单元包含一第一晶体管，包含一第一端、一第二端与一栅极端，其中该第一端用以接收该第二时 钟脉冲，该栅极端电连接于该第一晶体管的第一端，该第二端电连接于该第一下拉单元与 该第二下拉单元；以及一第二晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第一晶 体管的第二端，该栅极端电连接于该输入单元以接收该驱动控制电压，该第二端用来接收 一低电源电压；该第一下拉单元包含一第三晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第N栅 极线，该栅极端电连接于该第一晶体管的第二端以接收该第二控制信号，该第二端用来接收该低电源电压；以及该第二下拉单元包含一第四晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该输入单 元，该栅极端电连接于该第一晶体管的第二端以接收该第二控制信号，该第二端用来接收 该低电源电压。
21. 如权利要求19所述的移位寄存器电路，其中该下拉电路另包含 一第三下拉单元，电连接于所述多级移位寄存器的一第(N+l)级移位寄存器以接收所述多个栅极信号的一第(N+l)栅极信号，用来根据该第(N+l)栅极信号以下拉该第N栅极 线的该第N栅极信号。
22. 如权利要求21所述的移位寄存器电路，其中 该第二控制单元包含一第一晶体管，包含一第一端、一第二端与一栅极端，其中该第一端用以接收该第二时 钟脉冲，该第二端电连接于该第一下拉单元与该第二下拉单元；一第二晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第一晶 体管的第二端，该栅极端电连接于该输入单元以接收该驱动控制电压，该第二端用来接收 一低电源电压；一第三晶体管，包含一第一端、一第二端与一栅极端，其中该第一端用以接收该第二时 钟脉冲，该栅极端电连接于该第三晶体管的第一端，该第二端电连接于该第一晶体管的栅 极端；以及一第四晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第三晶 体管的第二端，该栅极端电连接于该输入单元以接收该驱动控制电压，该第二端用来接收 该低电源电压；该第一下拉单元包含一第五晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第N栅 极线，该栅极端电连接于该第一晶体管的第二端以接收该第二控制信号，该第二端用来接 收该低电源电压；该第二下拉单元包含一第六晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该输入单 元，该栅极端电连接于该第一晶体管的第二端以接收该第二控制信号，该第二端用来接收 该低电源电压；以及该第三下拉单元包含一第七晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第N栅 极线，该栅极端电连接于该第(N+l)级移位寄存器以接收该第(N+l)栅极信号，该第二端用 来接收该低电源电压。
全文摘要
一种具有波形削角功能的移位寄存器电路，其包含多级移位寄存器。每一级移位寄存器包含第一输入单元、上拉单元、下拉电路、第二输入单元、控制单元以及波形削角单元。第一输入单元用来根据第一栅极信号输出第一驱动控制电压。上拉单元用来根据第一驱动控制电压上拉第二栅极信号。下拉电路用来下拉第一驱动控制电压与第二栅极信号。第二输入单元用来根据第一栅极信号输出第二驱动控制电压。控制单元用来根据第二驱动控制电压与辅助信号以产生控制信号。波形削角单元用来根据控制信号对第二栅极信号执行波形削角操作。本发明可显著缩小其输出的栅极信号的脉冲下降沿的压差，据以减少馈通效应，也即可减轻画面闪烁现象以提高图像显示品质。
文档编号G11C19/00GK101763900SQ20101000377
公开日2010年6月30日 申请日期2010年1月18日 优先权日2010年1月18日
发明者刘俊欣, 徐国华, 林致颖, 陈勇志 申请人:友达光电股份有限公司