半导体集成电路器件及其工作方法

专利名称：半导体集成电路器件及其工作方法
技术领域：
本发明涉及半导体集成电路器件及其工作方法，尤其涉及有益于即使使用了复制 位线(RBL)的内置半导体存储器的存储容量大容量化也能减少读出放大器使能信号的生 成定时变化的技术。
背景技术：
为使内置于半导体集成电路器件中的SRAM(静态随机存取存储器)进行高速、低 功耗的读出，使用微小振幅位线(BL)和时钟控制式读出放大器。但是，为了进行高速且可 靠的工作，读出放大器使能(SAE)信号必须跟踪微小振幅位线(BL)的全局且局部的工序、 电压以及温度(PVT)的延迟变化。如果在差动位线信号超过读出放大器偏移之前读出放大 器使能(SAE)信号被激活，则读出放大器输出产生读出错误。相反，如果读出放大器使能 (SAE)信号的激活过迟，则会不必要地增加存取时间和功耗。 下述非专利文献1中记载了如下内容对于全局(PVT)偏斜(skew)，复制位线 (RBL)与简单的缓冲链相比，良好地跟踪位线(BL)的延迟，所以在SRAM中使用复制位线 (RBL)来设定读出放大器使能(SAE)信号的自定时。该SRAM在字解码器和读出放大器之 间配置有复制字线(RWL)、复制存储单元、复制位线(RBL)、虚设存储单元以及反相器。在读 出工作中响应时钟信号，从字解码器生成的复制字线(RWL)被断言，多个复制存储单元变 成导通而使连接有负载的虚设存储单元的复制位线(RBL)放电。全部振幅复制位线(RBL) 信号被反相器反转并缓冲，由此生成的读出放大器使能(SAE)信号被提供给读出放大器。 对用于位线振幅的限制和省电的字线的非激活同样使用复制位线(RBL)信号。由于全局 的PVT变化，同一半导体模(die)的存储单元的读出电流变化变成相关，能够进行复制位线 (RBL)的延迟和位线(BL)的延迟的良好的跟踪。
非专利文献1 : Kenichi 0sada et al， "Univeral-Vdd 0. 65_2. 0_V 32kB Cache Usinga Voltage—Adapted Timing—Generation Scheme and a LithographicallySymmetrical Cell"IEEE JOURNAL OF SOLID-S TATE CIRCITS，VOL. 36，NO. 11，NOVEMBER 200
发明内容
本发明人等在本发明之前从事内置与多个知识产权(IP)核心和多个IP核心对应 的多种存储器的被称为系统级芯片(SoC)的系统LSI的研究和开发。 图1是表示在本发明之前基于上述非专利文献1所记载的技术使用由本发明人等 研究的复制位线(RBL)的SRAM的结构的图。 图1所示的SRAM包括字驱动器(WD)、解码控制电路(CTRL)、复制字线(rplwl)、多 个(j个、j > 1)复制存储单元(RPLCELL)、复制位线(rplbt)、多个(k个、k > 1)虚设存储 单元(DMYCELL)、预充电晶体管(PCH)、反相器(INV)以及缓冲器(BUF)。图1所示的SRAM 还包括多条(n+1 > 1)字线(wl[O] [n])、多条(m+1 > 1)位线-反转位线对(bt[O]、bb[O] bt[m]、bb[m])、多个((n+l) X (m+l)) SRAM存储单元(MEMCELL)、多个(m+l > 1)读 出放大器(SA)。 通过向解码控制电路CTRL提供时钟CLK和地址信号
[h]，从解码控制电路 CTRL向字驱动器WD提供解码器信号dec[O] [i]，从解码控制电路CTRL向预充电晶体 管PCH和多个(j个)复制存储单元RPLCELL提供复制字线信号rplwl。作为预充电晶体 管PCH的P沟道MOS晶体管P0的源极与电源电压V。d连接，而晶体管P0的漏极与复制位线 rplbt连接。该复制位线rplbt与多个(k个，k〉 1)虚设存储单元DMYCELL、多个(j个，j > 1)复制存储单元RPLCELL以及反相器INV的输入端子连接。从反相器INV的输出端子 生成的反转复制位线rplbtn提供给解码控制电路CTRL和缓冲器BUF的输入端子，从缓冲 器BUF的输出端子生成读出放大器使能信号sae，并提供给多个(m+l > 1)读出放大器SA。 通过将来自多条(m+l > 1)位线-反转位线对bt
、 bb
bt [m] 、 bb [m]的SRAM单元 读出信号提供给多个读出放大器SA的差动输入端子，从多个读出放大器SA的输出端子生 成读出数据q[O] [m]。 图2是用于说明图1所示的SRAM工作的图1所示的SRAM各部分的波形图。
如图2所示，响应与时钟信号CLK的上升沿同步变化的地址信号
[h]，解码 器信号dec[O] [i]中被选择的l个信号下降。wl[O] [n]的字线中与地址信号对应的 一条字线被选择后上升。响应连接有已上升的选择字线的多个位(m+l)的存储单元的存储 保持状态，多个(m+l > 1)位线-反转位线对bt
、 bb
bt [m] 、 bb [m]的各位线-反 转位线对的一方位线的电荷开始被抽取。在复制字线rplwl为低电平期间，复制位线rplbt 被预充电晶体管PCH即P沟道M0S晶体管P0预充电为高电平即电源电压VDD。
另一方面，响应时钟信号CLK的上升沿，复制字线rplwl的电位上升为高电平。在 多个(j个)复制存储单元RPLCELL的内部，向由P沟道M0S晶体管Pll和N沟道M0S晶体 管Nil构成的CMOS反相器的输入端子提供高电平的电源电压V。d，所以孩CMOS反相器的输 出端子维持在接地电位GND。由于复制字线rplwl的电位上升到高电平，多个(j个)复制 存储单元RPLCELL内部的作为传输晶体管的N沟道MOS晶体管N12变成导通，所以复制位 线rplbt的预充电电荷经由多个(j个)复制存储单元RPLCELL内部的多个(j个)传输晶 体管N12向接地电位GND放电。当通过该放电而使复制位线rplbt的电位下降到低于反相 器INV的逻辑阈值的电平时，反相器INV的输出变成高电平，反转复制位线rplbtn的电位 上升。反转复制位线rplbtn的信号被提供给缓冲器BUF的输入端子，从缓冲器BUF的输出 端子生成的读出放大器使能信号sae被提供给多个(m+1 > 1)读出放大器SA。读出放大 器使能信号sae的上升定时的多个(m+1 > 1)位线-反转位线对(bt[O] 、bb
bt[m]、 bb[m])的电位差AV被多个(m+1 > 1)读出放大器SA放大后，输出读出数据q[O] [m]。 当该位线_反转位线对的电位差A V小于读出放大器SA的输入电位差的偏移量时，数据读 出失败。执行定时的调整，使得字线wl[O] [n]中的任意一条选择字线的电位上升且多 个(m+1 > 1)位线-反转位线对的电位差AV大于读出放大器SA的输入电位差的偏移量 的定时、和复制字线rplwl上升且复制位线rplbl下降且读出放大器使能信号sae上升的 定时成为大致同时。读出放大器使能信号sae的电位的上升定时的调整能够通过与复制位 线rplbt连接的复制存储单元RPLCELL的个数(j个)的调整来执行。即，根据复制存储单 元RPLCELL的个数(j个)的增减来增减复制位线rplbt的预充电电荷向接地电位GND的放电速度，从而能够进行读出放大器使能信号sae的电位的上升定时的调整。 如以上那样，通过采用使用上述非专利文献1所记载的复制位线(RBL)的读出放
大器使能信号的自定时的设定技术，能够实现半导体制造工序的芯片间的全局的延迟变化
和基于温度的内置SRAM的位线(BL)的延迟跟踪。 但是，基于图1和图2说明的上述非专利文献1所记载的技术，使用本发明之前由 本发明人等研究的复制位线的SRAM中的读出放大器使能信号的自定时设定技术显然存在 如下问题。 该技术在如下这样的情况下产生问题由内置于SoC的内置存储器的存储容量的 大容量化产生字数的增加，从而复制位线rplbt的延迟变大。S卩，当由存储容量的大容量化 产生字数的增加而导致复制位线rplbt的延迟变大时，由于将复制位线rplbt的预充电电 荷向接地电位GND放电的多个(j个)复制存储单元RPLCELL的局部变化引起单元电流的变 化，复制位线rplbt的延迟变化增大。进而，由于存储容量的大容量化，提供复制位线rplbt 的信号的反相器INV的逻辑阈值的局部变化增大。其结果，明确了由于复制位线rplbt的延 迟变化和反相器INV的逻辑阈值的局部变化导致读出放大器使能信号sae的生成定时(上 升定时)的变化增大这样的问题。该变化成为在读出放大器SA的输出端子的数据读出失 败的原因。 图17是表示使用图1和图2说明的在本发明之前由本发明人等研究的复制位线 的SRAM的复制位线rplbt的延迟变化和反相器INV的逻辑阈值的局部变化而引起读出放 大器使能信号sae的生成定时(上升沿定时)变化的情况的图。 在图17的例子中，SRAM的字线(wl[O] [n])的条数为1024条，复制位线rplbt 的信号在t_sae的经过时间内产生大致1伏的振幅变化。即使是该复制位线rplbt的振 幅变化，也存在复制单元的电流值大且如rplbt_ft的波形那样复制位线rplbt的延迟小 (高速振幅变化特性)的情况、和复制单元的电流值小且如rplbt—sl的波形那样复制位线 rplbt的延迟大(低速振幅变化特性)的情况。另一方面，提供复制位线rplbt的信号的反 相器INV的逻辑阈值有成为高逻辑阈值电压、thjiigh的情况和成为低逻辑阈值电压、th— low的情况。因此，根据高速振幅变化特性rplbt_ft和低逻辑阈值电压的相交来 确定读出放大器使能信号sae的较小延迟sae_ft的生成定时。另外，根据低速振幅变化特 性rplbt_sl和高逻辑阈值电压、th_high的相交来确定读出放大器使能信号sae的较大 延迟Sae_sl的生成定时。其结果，明确了读出放大器使能信号sae的生成定时的变化幅度 A t_sae大至整体的约8. 0%。 本发明是基于如以上这样的在本发明之前的本发明人等的研究结果而完成的。
因此，本发明的目的在于，即使内置于半导体集成电路器件并使用复制位线(RBL) 的半导体存储器的存储容量大容量化，也能减少读出放大器使能信号的生成定时的变化。
本发明的上述以及其他目的和新特征通过本说明书的叙述和附图得以明确。
下面简单说明本申请公开的发明中具有代表性的发明。 S卩，本发明代表性发明的代表性实施方式的半导体集成电路器件包括多条 字线(wl[O] wl[n])、多条位线(bt
、bb
bt[m]、 bb[m])、多个常规存储单元 (MEMCELL)、存取控制电路(WD、CTRL)、多个读出放大器(SA)、第一复制位线(rplbt
)、第 二复制位线(rplbt[l])、第一复制存储单元(RPLCELL])、第二复制存储单元(RPLCELL)、第一逻辑电路(INV0)、以及第二逻辑电路(INV1)。 上述第一复制位线上连接有上述第一复制存储单元，上述第二复制位线上连接有 上述第二复制存储单元。上述第一复制位线上连接有上述第一逻辑电路的输入端子，上述 第一逻辑电路的输出端子与上述第二复制位线相连接。上述第二复制位线上连接有上述第 二逻辑电路的输入端子，从上述第二逻辑电路的输出端子生成读出放大器使能信号(sae) (参照图3)。 上述读出放大器使能信号(sae)被提供给上述多个读出放大器(SA)，从而上述多 条位线的多个读出信号被上述多个读出放大器放大，从上述多个读出放大器的多个输出端 子生成多个读出数据(q[O] q[m])(参照图4)。 下面简单说明通过本申请公开的发明中具有代表性的发明所得到的效果。S卩，即 使使用了复制位线(RBL)的半导体存储器的存储容量大容量化，也能够减少读出放大器使 能信号的生成定时的变化。


图1是表示使用基于在本发明之前的非专利文献1所记载的技术由本发明人等研 究的复制位线的SRAM的结构的图。 图2是用于说明图1所示的SRAM工作的图1所示的SRAM各部分的波形图。 图3是表示本发明实施方式1的使用复制位线的SRAM的结构的图。 图4是表示用于说明图3所示的本发明实施方式1的SRAM工作的图3所示的SRAM
各部分的波形图。 图5是表示本发明实施方式2的SRAM结构的图。 图6是表示图5所示的本发明实施方式2的在半导体集成电路的芯片上形成SRAM 时的设备的平面布局的图。 图7是表示本发明实施方式3的SRAM结构的图。 图8是表示图7所示的本发明实施方式3的SRAM的反相器单元结构的图。
图9是表示图7所示的本发明实施方式3的SRAM的预充电单元结构的图。
图10是表示本发明实施方式4的SRAM所包含的虚设存储单元结构的图。
图11也是表示本发明实施方式4的SRAM所包含的虚设存储单元结构的图。
图12也是表示本发明实施方式4的SRAM所包含的一部分虚设存储单元结构的 图。 图13是表示图12所示的本发明的一个实施方式的构成半导体集成电路的各种设 备的布局的硅芯片的俯视图。 图14是表示本发明实施方式5的SRAM所包含的虚设存储单元的结构的图。
图15是表示本发明实施方式6的系统LSI的结构的图。 图16是说明本发明实施方式6的内置于系统LSI的半导体芯片150中的内置SRAM 的设计所使用的编译RAM的设计手法的图。 图17是表示使用图1和图2说明的在本发明之前由本发明人等研究的复制位线 的SRAM的复制位线的延迟变化和反相器的逻辑阈值的局部变化而产生的读出放大器使能 信号的生成定时的变化的情况的图。
图18是表示图3和图4说明的本发明实施方式1的SRAM的复制位线的延迟变化 和反相器的逻辑阈值的局部变化而引起的读出放大器使能信号的生成定时的变化情况的
图。标号说明
WD :字驱动器CNTL :解码控制电路wl[O] wl[n]:字线bt
、bb
bt[m]、bb[m]:位线rplwl
、rplw1[1]:复制字线rplbt
、rplbt[1]:复制位线MEMCELL SRAM :存储单元RPLCELL :复制存储单元匿YCELL :虚设存储单元PCH0、PCH1 :预充电晶体管INVO、 INV1 :反相器BUF :缓冲器SA :读出放大器CLK :时钟a[O] a[h]:地址信号dec[O] dec[j]:解码器信号sae :读出放大器使能信号q[O] q[m]:读出数据
具体实施例方式《代表性的实施方式》 首先，说明本申请公开的发明的代表性实施方式的概要。在代表性的实施方式的 概要说明中标记括弧来参照的附图的参照标号只不过是例示标记它的构成要素的概念中 所包含的部件。
〔1〕本发明代表性的实施方式是
—种半导体集成电路器件，其包括 在行方向上大致平行配置的多条字线(wl[O] wl[n]); 在列方向上大致平行配置的多条位线(bt
、bb
bt[m]、bb[m]); 与上述多条字线和上述多条位线相连接的多个常规存储单元(MEMCELL); 能够响应地址信号(a[O] a[h])来选择上述多条字线中的任意一条字线的存取
控制电路(WD、CTRL);以及 与上述多条位线相连接的多个读出放大器(SA)。
上述半导体集成电路器件的特征在于 上述半导体集成电路器件还包括第一复制位线(rplbt
)、第二复制位线 (rplbt[l])、第一复制存储单元(RPLCELL)、第二复制存储单元(RPLCELL)、第一逻辑电路 (INVO)以及第二逻辑电路(INV1)。
上述第一复制位线上连接有上述第一复制存储单元，上述第二复制位线上连接有 上述第二复制存储单元。 上述第一复制位线上连接有上述第一逻辑电路的输入端子，上述第一逻辑电路的 输出端子与上述第二复制位线相连接。 上述第二复制位线上连接有上述第二逻辑电路的输入端子，从上述第二逻辑电路 的输出端子生成读出放大器使能信号(sae)(参照图3)。 上述读出放大器使能信号(sae)被提供给上述多个读出放大器(SA)，从而上述多 条位线的多个读出信号被上述多个读出放大器放大，从上述多个读出放大器的多个输出端 子生成多个读出数据(q[O] q[m])(参照图4)。 根据上述实施方式，复制位线被分割为多条复制位线，所以分割后的各复制位线 的延迟量减少。通过减少分割后的各复制位线的延迟量，来减少分割后的各复制位线的延 迟变化。分割后的各复制位线的延迟变化是随机的变化。各复制位线的总和的随机变化通 过平均效果而减少。因此，能够减少由各复制位线的减少的延迟变化和第一以及第二逻辑 电路(INV0、INV1)的逻辑阈值的局部变化而引起的读出放大器使能信号(sae)的生成定时 的变化(参照图18)。 最佳实施方式的半导体集成电路器件的特征在于，还包括第一预充电晶体管 (PCHO)和第二预充电晶体管(PCHl)。 上述第一预充电晶体管与上述第一复制位线(rplbt[O])相连接，上述第二预充 电晶体管与上述第二复制位线(rplbt[l])相连接， 在响应上述读出放大器使能信号而从上述多个读出放大器的上述多个输出端子
生成多个读出数据之前，上述第一预充电晶体管和上述第二预充电晶体管分别将上述第一
复制位线和上述第二复制位线设定为预定的预充电电位(VDD)(参照图4)。 另一最佳的实施方式的半导体集成电路器件的特征在于，还包括第一虚设存储单
元(DMYCELL)和第二虚设存储单元(DMYCELL)。 上述第一虚设存储单元与上述第一复制位线(rplbt[O])相连接，上述第二虚设 存储单元与上述第二复制位线(rplbt[l])相连接(参照图3)。 又一最佳实施方式的半导体集成电路器件的特征在于，包含在上述存取控制电路 中的字驱动器(WD)包括多个CMOS字驱动器...、(K-l、 CMOS_Drv) 、 (K、 CMOS_Drv) 、 (K+l、 CMOS—Drv) 、 (K+2、 CMOS—Drv) 、.。 上述多个CMOS字驱动器配置在上述列方向上，上述多个CMOS字驱动器中彼此接 近的2个CMOS字驱动器((K、 CMOS_Drv) 、 (K+l、 CMOS_Drv))在其之间具有中间区域(611、 612、613、621、622)。上述第一预充电晶体管(PCHO)和上述第一逻辑电路(INVO)形成在上 述中间区域的内部(参照图5、图6)。 又一最佳实施方式的半导体集成电路器件的特征在于，上述第一逻辑电路(701) 由第一CMOS存储单元(INVCELL)形成，上述第一预充电晶体管(702)由第二 CMOS存储单 元(PCHCELL)形成(参照图7、图8、图9)。 又一最佳实施方式的半导体集成电路器件的特征在于，形成上述第一逻辑电路的 上述第一 CMOS存储单元和形成上述第一预充电晶体管的上述第二 CMOS存储单元，形成在 与上述第一复制位线(rplbt[O])相连接的上述第一虚设存储单元(DMYCELL)和与上述第二复制位线(rplbt[l])相连接的上述第二复制存储单元(RPLCELL)的中间(参照图7)。
具体的一个实施方式的半导体集成电路(1)的特征在于，与上述第一复制位线 (rplbt[O])相连接的上述第一虚设存储单元(703)由第三CMOS存储单元(DMYCELL)形成， 与上述第二复制位线(rplbt[l])相连接的上述第二虚设存储单元(703)由第四CMOS存储 单元(DMYCELL)形成(参照图7、图10 图14)。 更具体的一个实施方式的特征在于，上述多个常规存储单元(MEMCELL)是SRAM存 储单元(参照图3)。 〔2〕本发明的另一个观点的代表性实施方式的本发明的代表性实施方式是
—种半导体集成电路器件的工作方法，该半导体集成电路器件包括在行方向上 大致平行配置的多条字线(wl[O] wl[n]); 在列方向上大致平行配置的多条位线(bt
、bb
bt[m]、bb[m]);
与上述多条字线和上述多条位线相连接的多个常规存储单元(MEMCELL);
能够响应地址信号(a[O] a[h])来选择上述多条字线中的任意一条字线的存取 控制电路(WD、 CTRL);以及 与上述多条位线相连接的多个读出放大器(SA)。
上述半导体集成电路器件的工作方法的特征在于， 上述半导体集成电路器件还包括第一复制位线(rplbt
)、第二复制位线 (rplbt[l])、第一复制存储单元(RPLCELL])、第二复制存储单元(RPLCELL)、第一逻辑电路 (INV0)以及第二逻辑电路(INV1)。 上述第一复制位线上连接有上述第一复制存储单元，上述第二复制位线上连接有 上述第二复制存储单元。 上述第一复制位线上连接有上述第一逻辑电路的输入端子，上述第一逻辑电路的 输出端子与上述第二复制位线相连接。 上述第二复制位线上连接有上述第二逻辑电路的输入端子，从上述第二逻辑电路 的输出端子生成读出放大器使能信号(sae)(参照图3)。 上述读出放大器使能信号(sae)被提供给上述多个读出放大器(SA)，从而上述多 条位线的多个读出信号被上述多个读出放大器放大，从上述多个读出放大器的多个输出端 子生成多个读出数据(q[O] q[m])(参照图4)。
《实施方式的说明》 接着，进一步详细叙述实施方式。在用于说明实施发明的最佳方式的全部附图中， 对具有与上述图相同功能的部件标记同一标号，省略其重复的说明。
[实施方式l]
《SRAM的结构》 图3是表示本发明实施方式1的使用复制位线(RBL)的SRAM的结构的图。
图3所示的SRAM与图1所示的SRAM基本不同点是图1所示的SRAM的1条复制 位线rplbt在图3所示的SRAM中被分割为多条复制位线rplbt[O] 、rplbt [1]，从而能够减 少复制位线的延迟量。 图3所示的SRAM也与图1所示的SRAM —样，包括字驱动器(WD)、解码控制电路 (CTRL)、多条(n+l > 1)字线(wl[O] [n])、多条(m+l > 1)位线_反转位线对(bt[O]、bb[O] bt[m]、bb[m])、多个((n+1) X (m+1)) SRAM存储单元(MEMCELL)、以及多个(m+1 > 1)读出放大器(SA)。 图3所示的SRAM与图1所示的SRAM不同点是包括第一复制字线(rplwl[O])和 第二复制字线(rplwl[l])、第一复制位线(rplbt[O])和第二复制位线(rplbt[l])、第一预 充电晶体管PCH0 (P沟道MOS晶体管P0)和第二预充电晶体管PCH1 (P沟道MOS晶体管PI)、 第一反相器(INVO)和第二反相器(INV1)、第一复制存储单元(RPLCELL)和第二复制存储单 元(RPLCELL)、以及第一虚设存储单元(DMYCELL)和第二虚设存储单元(DMYCELL)。
通过向解码控制电路CTRL提供时钟CLK和地址信号
[h]，从解码控制电 路CTRL向字驱动器WD提供解码器信号dec[O] [i]，从解码控制电路CTRL向第一预充 电晶体管PCH0和多个(p个、p > 1)第一复制存储单元RPLCELL提供第一复制字线信号 rplwl
。作为第一预充电晶体管PCH0的P沟道MOS晶体管P0的源极与电源电压VDD连 接，而晶体管PO的漏极与第一复制位线rplbt[O]连接。该第一复制位线rplbt[O]与多个 (p个，p > 1)第一复制存储单元RPLCELL、多个(q个，q > 1)第一虚设存储单元DMYCELL 和第一反相器INVO的输入端子连接。从该第一反相器INVO的输出端子生成的第二复制字 线信号rplwl[l]提供给第二预充电晶体管PCH1和多个(r个、r〉 1)第二复制存储单元 RPLCELL。作为第二预充电晶体管PCH1的P沟道MOS晶体管P 1的源极与电源电压VDD连 接，而晶体管P1的漏极与第二复制位线rplbt[l]连接。该第二复制位线rplbt[l]与多个 (r个、r > 1)第二复制存储单元RPLCELL、多个(s个，s > 1)第二虚设存储单元DMYCELL 和第二反相器INVl的输入端子连接。从该第二反相器INVl的输出端子生成的反转复制位 线rplbtn被提供给解码控制电路CTRL和缓冲器BUF的输入端子，从缓冲器BUF的输出端子 生成读出放大器使能信号sae，并提供给多个(m+1 > 1)读出放大器SA。通过将来自多个 (m+1 > 1)位线-反转位线对bt
、 bb
bt [m] 、 bb [m]的SRAM单元读出信号提供给 多个读出放大器SA的差动输入端子，从多个读出放大器SA输出端子生成读出数据q[O] [m]。 《SRAM的工作》 图4是用于说明图3所示的本发明实施方式1的SRAM工作的图3所示的SRAM各 部分的波形图。 如图4所示，响应与时钟信号CLK的上升沿同步变化的地址信号
[h]，解码 器信号dec[O] [i]中被选择的一个信号下降。wl[O] [n]字线中与地址信号对应的一 条字线被选择后上升。响应连接有已上升的选择字线的多个位(m+1)的存储单元的存储保 持状态，多个(m+1 > 1)位线-反转位线对bt
、 bb
bt [m] 、 bb [m]的各位线-反转 位线对的一方位线的电荷开始被抽取。在第一复制字线rplwl[O]为低电平期间，第一复制 位线rplbt
被第一预充电晶体管PCHO即P沟道MOS晶体管P0预充电为高电平即电源 电压V。D。因此，响应第一复制位线rplbt
的高电平，第一反相器(INVO)的输出端子的 第二复制字线(rplwl[l])变成低电平。其结果是，响应第二复制字线(rplwl[l])的低电 平，第二预充电晶体管PCH1(P沟道M0S晶体管P 1)的漏极的第二复制位线(rplbt[l])为 高电平。因此，响应第二复制位线(rplbt[l])的高电平，第二反相器(INVl)输出端子的反 转复制位线rplbtn和缓冲器BUF的输出端子的读出放大器使能信号sae分别变成低电平。
另一方面，响应时钟信号CLK的上升沿，第一复制字线rplwl[O]的电位上升为高电平。在多个(P个，P> 1)第一复制存储单元RPLCELL的内部，向由P沟道MOS晶体管P 11和N沟道M0S晶体管Nil构成的CMOS反相器的输入端子提供高电平的电源电压V。d，所 以该CMOS反相器的输出端子维持在接地电位GND。由于第一复制字线rplwl[O]的电位上 升为高电平，多个(P个，P > 1)第一复制存储单元RPLCELL内部的作为传输晶体管的N沟 道M0S晶体管N 12变成导通，所以，第一复制位线rplbt
的预充电电荷经由多个(p个， P > 1)第一复制存储单元RPLCELL内部的多个(p个)传输晶体管N12向接地电位GND放 电。当通过该放电而使第一复制位线rplbt[O]的电位下降到低于第一反相器INVO的逻辑 阈值的电平时，第一反相器INVO的输出的第二复制字线rplwl[l]变成高电平。于是，多个 (r个，r > 1)第二复制存储单元RPLCELL内部的作为传输晶体管的N沟道MOS晶体管N12 变成导通，所以第二复制位线rplbt[l]的预充电电荷经由多个(r个，r > 1)第二复制存 储单元RPLCELL内部的多个(r个)传输晶体管N12向接地电位GND放电。当通过该放电 而使第二复制位线rplbt[l]的电位下降到低于第二反相器INV l的逻辑阈值的电平时， 第二反相器INV1的输出的反转复制位线rplbtn的电位上升。反转复制位线rplbtn的信 号被提供给缓冲器BUF的输入端子，从缓冲器BUF的输出端子生成的读出放大器使能信号 sae被提供给多个(m+1 > 1)读出放大器SA。读出放大器使能信号sae的上升定时的多个 (m+1 > 1)位线-反转位线对(bt
、bb
bt[m]、 bb[m])的电位差AV被多个(m+1 > 1)读出放大器SA放大后，输出读出数据q[O] [m]。当该位线_反转位线对的电位差 A V小于读出放大器SA的输入电位差的偏移量时，数据读出失败。执行定时的调整，使得 字线wl[O] [n]中的任意一个选择字线的电位上升且多个(m+1 > 1)位线-反转位线的 电位差AV大于读出放大器SA的输入电位差的偏移量的定时、和第一以及第二复制字线 rplwl
、rplw1[1]上升且第一以及第二复制位线rplbt
、rplbt[1])下降且读出放大 器使能信号sae上升的定时成为大致同时。读出放大器使能信号sae的电位的上升定时的 调整能够通过与第一复制位线rplbt[O]连接的第一复制存储单元RPLCELL的个数(p个) 和与第二复制位线rplbt[l]连接的第二复制存储单元RPLCELL的个数(r个)的调整来执 行。 图3所示的本发明实施方式1的SRAM中，复制位线被分割为多条复制位线 rplbt
、rplbt[l]，所以能够减少分割后的各复制位线rplbt
、 [1]的延迟量。通过减 少分割后的各复制位线rplbt[O] 、 [1]的延迟量，能够减少分割后的各复制位线rplbt[O]、 [1]的延迟变化。其结果是能够减少由各复制位线rplbt[O]、 [1]的减少的延迟变化和第 一以及第二反相器INV0、INV1的逻辑阈值的局部变化而引起的读出放大器使能信号sae的 生成定时的变化。 图18是表示图3和图4说明的本发明实施方式1的SRAM的复制位线的延迟变化 和反相器的逻辑阈值的局部变化引起的读出放大器使能信号sae的生成定时(上升定时) 的变化情况的图。 在图18的例子中，SRAM的字线(wl[O] [n])的条数是1024条，具体而言，复制 位线被分割为8条复制位线rplbt。因此，分割后的各复制位线rplbt的负载电容和延迟量 显著减少。即，与图17相比，在8分割的情况下，如图18的左侧所示，8分割后的各复制位 线rplbt的延迟量大致减少为1/8。此时，与图17—样，如图18的左侧所示，即使在8分割 的情况下，也存在成为复制位线rplbt的延迟小的rplbt_ft的情况和成为复制位线rplbt延迟大的rplbt_sl的情况。另一方面，被提供8分割后的各复制位线rplbt的信号的反相 器INV的逻辑阈值存在成为高逻辑阈值电压、thjiigh的情况和成为低逻辑阈值电压、th— low的情况。根据rplbt_ft和低逻辑阈值电压的相交来确定读出放大器使能信 号sae的较小延迟sae_ft的生成定时，根据rplbt_sl和高逻辑阈值电压、th_high的相 交来确定读出放大器使能信号sae的较大延迟Sae_sl的生成定时。但是，如图18的左侧 所示，与图17相比，8分割时的8分割后的各复制位线的延迟变化和反相器INV的逻辑阈值 电压的变化所引起的读出放大器使能信号sae的生成定时的变化幅度A t_Sae大致减少为 1/8。具体而言，如图18的左侧所示，在被8分割的情况下，变成读出放大器使能信号sae
的生成定时的变化幅度A t_sae = t—sae x l / 8 x 8 % —t—sae x l % 。 具体而言，根据8分割后的各复制位线rplbt和各反相器INV的串联连接，确定图 3所示的本发明实施方式1的SRAM的读出放大器使能信号sae的总共的生成定时的变化幅 度E At—sae。从基于第一个复制位线rplbt和第一个反相器INV的第一个串联连接的第一 个生成定时的变化幅度A t_Sae到基于第八个复制位线rplbt和第八个反相器INV的第八 个串联连接的第八个生成定时的变化幅度At_Sae中，各变化幅度At—sae变成从正的变 化值到负的变化值的值大致呈正态分布。通过正态分布的合计的平均效果，8分割时的总共
的生成定时的变化幅度E At—sae变成为E At—sae = At_sae x《8卜t—sae x 3o/Q
。图3所示的本发明实施方式1的复制位线(RBL)为8分割时的SRAM中的图18的左侧所 示的读出放大器使能信号sae的总共生成定时的变化幅度E At_sae的t—saeX3X能够 降低到图1的在本发明之前本发明人等研究的SRAM中的图17所示的生成定时的变化幅度 At_sae即t—saeX8X的一半以下。
[实施方式2]本发明的实施方式2涉及本发明实施方式1的图3所示的SRAM的反相器INVO、
INV1和复制位线预充电晶体管PCH0、PCH1的布局。 图5是表示本发明实施方式2的SRAM的结构的图。 在图5中，详细示出了图3所示的本发明实施方式1的SRAM的字驱动器(WD)的 内部结构。字驱动器(WD)包括多个CMOS字驱动器.. 、 (K-l、 CM0S_Drv) 、 (K、 CM0S_Drv)、 (K+l、CMOS_Drv) 、 (K+2、CM0S_Drv) 、.. . ，CMOS字驱动器(K_l、CMOS_Drv)的输出端子与字线 wl[K-l]连接，CMOS字驱动器(K、CM0S_Drv)的输出端子与字线wl [K]连接，CMOS字驱动器 (K+l、CMOS_Drv)的输出端子与字线wl [K+l]连接，CMOS字驱动器(K+2、 CM0S_Drv)的输出 端子与字线wl [K+2]连接。多条字线wl [K-l] 、wl [K] 、wl [K+l] 、wl [K+2]上连接有多个SRAM 存储单元(MEMCELL)。连接有第一虚设存储单元(DMYCELL)的第一复制位线(rplbt [O])与 第一反相器INVO的输入端子连接，该第一反相器INVO的输出端子上连接有连接了第二预 充电晶体管PCH1和第二复制存储单元(RPLCELL)的第二复制字线(rplwl[l])。
图6是表示将图5所示的本发明实施方式2的SRAM形成在半导体集成电路的芯 片时的设备的平面布局的图。 图6中示出了用于CM0S设备的N型阱区域61和P型阱区域62。N型阱区域61形成有4个CM0S字驱动器即(K_l、CMOS_Drv) 、 (K、CMOS_Drv) 、 (K+l、
CMOS_Drv) 、 (K+2、 CMOS_Drv)、这4个P沟道MOS晶体管。该4个P沟道MOS晶体管包括沟
14道长度L的栅电极和沟道宽度Wp的源极/漏极杂质区域(S、 D)，形成在N型阱区域61内 部的第2个和第3个P沟道MOS晶体管之间，形成有N型阱衬底供电接点区域611。通过金 属布线向该N型阱衬底供电接点区域611提供例如电源电压VDD等高电平电压。在N型阱 衬底供电接点区域611的右侧形成有2个P沟道MOS晶体管612、613， 一个晶体管612被用 作第二预充电晶体管PCH1，另一个晶体管被用作构成第一反相器INVO的P沟道MOS晶体 管。N型阱衬底供电接点区域611的布局高度被设定为与2个P沟道MOS晶体管612、613 的布局高度大致相同。另外，N型阱衬底供电接点区域611和2个P沟道MOS晶体管612、 613的布局宽度的合计被设定为与P沟道MOS晶体管的沟道幅度Wp大致相等。
在P型阱区域62形成有4个CMOS字驱动器即(K_l、 CMOS_Drv) 、 (K、 CMOS_Drv)、 (K+l、CMOS_Drv) 、 (K+2、CMOS—Drv)这4个N沟道MOS晶体管。该4个N沟道MOS晶体管包 括沟道长度L的栅电极和沟道宽度Wn的源极/漏极杂质区域(S、D)，形成在P型阱区域62 内部的第2个和第3个N沟道MOS晶体管之间形成有P型阱衬底供电接点区域621。通过 金属布线向该P型阱衬底供电接点区域621提供接地电位GND等低电平电压。在P型阱衬 底供电接点区域621左侧形成1个N沟道MOS晶体管622，该晶体管622被用作构成第一反 相器INVO的N沟道MOS晶体管。P型阱衬底供电接点区域621的布局高度被设定为与1个 N沟道MOS晶体管622的布局高度大致相同。另外，P型阱衬底供电接点区域621和1个N 沟道MOS晶体管622的布局宽度的合计被设定为与N沟道MOS晶体管的沟道宽度Wn大致 相等。[实施方式3]本发明的实施方式3是使用SRAM存储单元MEMCELL、复制存储单元RPLCELL、虚设 存储单元DMYCELL形成本发明实施方式1的SRAM所包含的反相器INVO、 INV1和复制位线 rplbt[O]、 [1]的预充电晶体管PCH0、PCH1。
图7是表示本发明实施方式3的SRAM的结构的图。 图3所示的本发明实施方式1的SRAM所包含的反相器INV0、INV1被置换为图7所 示的本发明实施方式3的SRAM的反相器单元(INVCELL) 701，图3所示的本发明实施方式1 的SRAM所包含的预充电晶体管PCH0、PCH1被置换为图7所示的本发明实施方式3的SRAM 的预充电单元(PCHCELL)702。如图7所示，本发明实施方式3的SRAM与图3所示的本发明 实施方式1的SRAM —样，包括虚设存储单元(DMYCELL) 703和复制存储单元(RPLCELL) 704。
图8是表示图7所示的本发明实施方式3的SRAM的反相器单元(INVCELL) 701的 结构的图。 图8所示的反相器单元(INVCELL) 701与图3所示的本发明实施方式1的SRAM所 含的SRAM存储单元(MEMCELL)、复制存储单元(RPLCELL)、虚设存储单元(匿YCELL) —样， 包括2个P沟道MOS晶体管p1180、 plr80禾P 4个N沟道MOS晶体管npl80、 ndl80、 ndr80、 npr80。图8所示的反相器单元(INVCELL) 701中，复制位线rplbt
的输入信号被由P沟 道MOS晶体管npr80和N沟道MOS晶体管ndr80构成的CMOS反相器反转，生成复制字线信 号rplwl[l]。图8所示的反相器单元(INVCELL) 701的驱动能力也能够通过并联连接的存 储单元的个数进行调整。 图9是表示图7所示的本发明实施方式3的SRAM的预充电单元(PCHCELL) 702的 结构的图。
图9所示的预充电单元(PCHCELL)702与图3所示的本发明实施方式1的SRAM所 含的SRAM存储单元(MEMCELL)、复制存储单元(RPLCELL)、虚设存储单元(匿YCELL) —样， 包括2个P沟道M0S晶体管p1190、 plr90和4个N沟道M0S晶体管npl90、 ndl90、 ndr90、 npr90。图9所示的预充电单元(PCHCELL) 702中，通过将作为输入信号的复制字线信号 rplwl[O]提供给P沟道MOS晶体管pl190的栅极，从晶体管p1190的漏极生成复制位线 rplbt[O]的输出信号。在复制字线信号rplwl[O]为低电平时，P沟道M0S晶体管p1190 变成导通，复制位线rplbt[O]的电位被预充电为电源电压V。D的高电平。在复制字线信号 rplwl[O]为高电平时，P沟道M0S晶体管pll90变成截止，复制位线rplbt[O]被复制存储 单元(RPLCELL)向接地电位GND放电。另外，图9所示的预充电单元(PCHCELL) 702的预充
电驱动能力也能够通过并联连接的存储单元的个数进行调整。
[实施方式4] 本发明实施方式4是通过变更图7所示的本发明实施方式3的SRAM所含的虚设 存储单元(DMYCELL)703的晶体管节点的连接状态来调整复制位线rplbt
、[1]的负载电容。 图10是表示本发明实施方式4的SRAM所含的虚设存储单元(DMYCELL) 703的结 构的图。 图IO所示的虚设存储单元(DMYCELL)703包括2个P沟道M0S晶体管pl1100、 plrl00和4个N沟道M0S晶体管即1100、ndll00、ndrl00、npr100。图10所示的虚设存储 单元(DMYCELL)703中，通过在N沟道M0S晶体管npl1100的漏极上追加而将N沟道M0S晶 体管nprll00的漏极与复制位线rplbt
连接，能够增加复制位线rplbt
的负载电容。
图11也是表示本发明实施方式4的SRAM所含的虚设存储单元(DMYCELL) 703的 结构的图。 图ll所示的虚设存储单元(DMYCELL)703包括2个P沟道M0S晶体管pl1110、 plrllO禾P 4个N沟道M0S晶体管nplll0、ndlll0、ndrll0、npr110。图11所示的虚设存储 单元(DMYCELL)703中，通过单元的内部布线L703将N沟道M0S晶体管npl110的漏极和源 极公共地连接在复制位线rplbt[O]上，由此能够增加复制位线rplbt[O]的负载电容。
图12也是表示本发明实施方式4的SRAM所含的虚设存储单元(DMYCELL) 703的 结构的图。 图12所示的虚设存储单元(DMYCELL)703包括2个P沟道M0S晶体管pl1120、 plrl20和4个N沟道MOS晶体管npl120、 ndl120、 ndrl20、 nprl20。图12所示的虚设存 储单元(DMYCELL)703中，2个N沟道M0S晶体管npl120、 nprl20的栅极电容与复制位线 rplbt[O]连接，由此能够增加复制位线rplbt[O]的负载电容。 图13也是表示本发明实施方式4的SRAM所含的虚设存储单元(DMYCELL) 703的 结构的图。 图13所示的虚设存储单元(DMYCELL)703包括2个P沟道M0S晶体管pl1150、 plrl50和4个N沟道M0S晶体管即1150、ndll50、ndrl50、npr150。图13所示的虚设存储 单元(DMYCELL)703中，通过在复制位线rplbt
上连接P沟道MOS晶体管pl1150的栅极 电容、N沟道MOS晶体管ndl150的栅极电容以及P沟道MOS晶体管plrl50的源极漏极电 容，由此能够增加复制位线rplbt[O]的负载电容。
以上，说明过的图10 图13的虚设存储单元(DMYCELL) 703的结构还能够根据状
况相互组合来使用。[实施方式5] 本发明实施方式5是使虚设存储单元的漏电流的影响反映到复制位线的抽取延 迟的例子。 图14是表示本发明实施方式5的SRAM所含的一部分虚设存储单元(DMYCELL) 703 的结构的图。 在图3所示的本发明实施方式1的SRAM所含的所有的多个虚设存储单元 (DMYCELL)的内部，向由P沟道MOS晶体管Pll和N沟道MOS晶体管Nil构成的CMOS反相 器的输入端子提供高电平的电源电压VDD，该CMOS反相器的输出端子维持在接地电位GND。 由于接地电位GND，所有的多个虚设存储单元(DMYCELL)的作为传输晶体管的N沟道MOS晶 体管N12变成截止，所以复制位线rplbt
、 rplbt[l]的预充电电荷经由所有的多个虚设 存储单元(DMYCELL)内部多个传输晶体管N12向接地电位GND放电。 而在图14所示的本发明实施方式5的SRAM所含的一部分虚设存储单元 (DMYCELL)703内部，向由另一方P沟道MOS晶体管plrl40和另一方N沟道MOS晶体管 ndrl40构成的另一方CMOS反相器的输入端子提供高电平的电源电压VDD，另一方CMOS反 相器的输出端子维持在接地电位GND。因此，向由一方P沟道MOS晶体管pll 140和一 方N沟道MOS晶体管ndl140构成的一方CMOS反相器的输入端子提供接地电位GND，该 CMOS反相器的输出端子维持在高电平的电源电压VDD。其结果是，在图14所示的一部分 虚设存储单元(DMYCELL)703的内部，利用截止状态的传输N沟道MOS晶体管N12的漏电 流，复制位线rplbt
、rplbt[1]朝着高电平的电源电压V。D进行充电。因此，能够根据基 于其他虚设存储单元(DMYCELL)的复制位线rplbt
、rplbt[1]的放电和一部分虚设存 储单元(DMYCELL)703的复制位线rplbt
、 rplbt [1]的充电的能力差，来调整复制位线 rplbt
、rplbt[1]的抽取延迟量。
[实施方式6]本发明的实施方式6涉及将图3到图14所示的本发明实施方式1至实施方式5 的SRAM作为内置存储器而包含的系统级芯片(SoC)的系统LSI。
图15是表示本发明实施方式6的系统LSI的结构的图。 在图15所示的系统级芯片(SoC)的系统LSI的半导体芯片150中，作为知识产权 (IP)核心，包括中央处理单元(CPU)151、152、153、二维图像信号处理引擎154、三维图像信 号处理引擎155、动态图像处理引擎156、音频信号处理单元157、液晶显示控制器158、以及 接口控制器159。 图15所示的半导体芯片150中集成的各IP核心151 159的内部包含内置SRAM。 各IP核心151 159按照其功能和性能，其内置SRAM的存储容量变得多样化。此时，存储 容量极大的内置SRAM能够采用上述图3至图14所示的本发明实施方式1至实施方式5的 SRAM。进而，图15所示的半导体芯片150中还能够包括多个IP核心151 159共用的大 容量的共用内置SRAM。这些大容量的内置SRAM和多种存储容量的内置SRAM的设计能够使 用编译RAM (CRAM)的设计手法。 图16是说明本发明实施方式6的内置于系统LSI的半导体芯片150中的内置SRAM的设计所使用的编译RAM (CRAM)的设计手法的图。 存储器编辑器160是工程工作站等电子计算机上的设计工具，向存储器编辑器 160提供内置SRAM的基本的存储设备结构的电子数据161和用于多种存储容量的内置 SRAM的输入数据162。输入数据162包括多种内置SRAM的配置部件数据、电路部件数据、 程序库数据以及配置连接数据。 存储器编辑器160根据所提供的存储设备结构的电子数据161和用于内置SRAM 的输入数据162来生成被自动设计的内置SRAM的输出数据163。该输出数据163包括配置 数据、电路数据、存储器程序库数据以及网表数据。 特别是，图16所示的本发明实施方式6的编译RAM的设计手法的存储器编辑器 160构成为进行自动设计的多种存储容量的内置SRAM分别输出适当的读出放大器使能信 号的生成定时。 g卩，由存储器编辑器160自动生成的输出数据163中包括复制位线的分割数、和与 各分割后的复制位线连接的复制存储单元的个数和虚设存储单元的个数等的用于确定读 出放大器使能信号的生成定时的信息。 以上根据实施方式具体说明了由本发明人完成的发明，但本发明并不限于此，当 然在不超出其主旨的范围内能够进行各种变更。 例如，本发明实施方式的内置于半导体集成电路器件的内置存储器不限于SRAM， 能够应用于需要跟踪存储单元的延迟变化的工作定时的所有存储器。例如，能够应用于 R0M(只读存储器)、DRAM(动态随机存取存储器)、EEPR0M(可电擦除写入的只读存储器) 或者批量擦除型闪存器等非易失性存储器。 另外，除了称为系统级芯片(SoC)的系统LSI以外，本发明还能够应用于仅具有 DRAM、EEPROM和闪存器等非易失性存储器的半导体存储器专用功能的半导体存储器集成电 路器件。
权利要求
一种半导体集成电路器件，其包括在行方向上大致平行配置的多条字线；在列方向上大致平行配置的多条位线；与上述多条字线和上述多条位线相连接的多个常规存储单元；能够响应地址信号来选择上述多条字线中的任意一条字线的存取控制电路；以及与上述多条位线相连接的多个读出放大器，其特征在于，上述半导体集成电路器件还包括第一复制位线、第二复制位线、第一复制存储单元、第二复制存储单元、第一逻辑电路以及第二逻辑电路，上述第一复制位线上连接有上述第一复制存储单元，上述第二复制位线上连接有上述第二复制存储单元，上述第一复制位线上连接有上述第一逻辑电路的输入端子，上述第一逻辑电路的输出端子与上述第二复制位线相连接，上述第二复制位线上连接有上述第二逻辑电路的输入端子，从上述第二逻辑电路的输出端子生成读出放大器使能信号，上述读出放大器使能信号被提供给上述多个读出放大器，从而上述多条位线的多个读出信号被上述多个读出放大器放大，从上述多个读出放大器的多个输出端子生成多个读出数据。
2. 根据权利要求1所述的半导体集成电路器件，其特征在于，还包括第一预充电晶体管和第二预充电晶体管，上述第一预充电晶体管与上述第一复制位线相连接，上述第二预充电晶体管与上述第二复制位线相连接，在响应上述读出放大器使能信号而从上述多个读出放大器的上述多个输出端子生成多个读出数据之前，上述第一预充电晶体管和上述第二预充电晶体管分别将上述第一复制位线和上述第二复制位线设定为预定的预充电电位。
3. 根据权利要求2所述的半导体集成电路器件，其特征在于，还包括第一虚设存储单元和第二虚设存储单元，上述第一虚设存储单元与上述第一复制位线相连接，上述第二虚设存储单元与上述第二复制位线相连接。
4. 根据权利要求3所述的半导体集成电路器件，其特征在于，包含在上述存取控制电路中的字驱动器包括多个CMOS字驱动器，上述多个CMOS字驱动器配置在上述列方向上，上述多个CMOS字驱动器中彼此接近的2个CMOS字驱动器在其之间具有中间区域，上述第一预充电晶体管和上述第一逻辑电路形成在上述中间区域的内部。
5. 根据权利要求3所述的半导体集成电路器件，其特征在于，上述第一逻辑电路由第一 CMOS存储单元形成，上述第一预充电晶体管由第二 CMOS存储单元形成。
6. 根据权利要求5所述的半导体集成电路器件，其特征在于，形成上述第一逻辑电路的上述第一 CMOS存储单元和形成上述第一预充电晶体管的上述第二 CMOS存储单元，形成在与上述第一复制位线相连接的上述第一虚设存储单元和与上述第二复制位线相连接的上述第二复制存储单元的中间。
7. 根据权利要求6所述的半导体集成电路器件，其特征在于，与上述第一复制位线相连接的上述第一虚设存储单元由第三CMOS存储单元形成，与上述第二复制位线相连接的上述第二虚设存储单元由第四CMOS存储单元形成。
8. 根据权利要求4 7中任意一项所述的半导体集成电路器件，其特征在于，上述多个常规存储单元是SRAM存储单元。
9. 一种半导体集成电路器件的工作方法，该半导体集成电路器件包括在行方向上大致平行配置的多条字线；在列方向上大致平行配置的多条位线；与上述多条字线和上述多条位线相连接的多个常规存储单元；能够响应地址信号来选择上述多条字线中的任意一条字线的存取控制电路；以及与上述多条位线相连接的多个读出放大器，上述半导体集成电路器件还包括第一复制位线、第二复制位线、第一复制存储单元、第二复制存储单元、第一逻辑电路以及第二逻辑电路，上述第一复制位线上连接有上述第一复制存储单元，上述第二复制位线上连接有上述第二复制存储单元，上述第一复制位线上连接有上述第一逻辑电路的输入端子，上述第一逻辑电路的输出端子与上述第二复制位线相连接，上述第二复制位线上连接有上述第二逻辑电路的输入端子，上述半导体集成电路器件的工作方法的特征在于，从上述第二逻辑电路的输出端子生成读出放大器使能信号，上述读出放大器使能信号被提供给上述多个读出放大器。
10. 根据权利要求9所述的半导体集成电路器件的工作方法，其特征在于，上述半导体集成电路器件还包括第一预充电晶体管和第二预充电晶体管，上述第一预充电晶体管与上述第一复制位线相连接，上述第二预充电晶体管与上述第二复制位线相连接，在响应上述读出放大器使能信号而从上述多个读出放大器的上述多个输出端子生成多个读出数据之前，上述第一预充电晶体管和上述第二预充电晶体管分别将上述第一复制位线和上述第二复制位线设定为预定的预充电电位。
11. 根据权利要求10所述的半导体集成电路器件的工作方法，其特征在于，上述半导体集成电路器件还包括第一虚设存储单元和第二虚设存储单元，上述第一虚设存储单元与上述第一复制位线相连接，上述第二虚设存储单元与上述第二复制位线相连接。
12. 根据权利要求11所述的半导体集成电路器件的工作方法，其特征在于，包含在上述存取控制电路中的字驱动器包括多个CMOS字驱动器，上述多个CMOS字驱动器配置在上述列方向上，上述多个CMOS字驱动器中彼此接近的2个CMOS字驱动器在其之间具有中间区域，上述第一预充电晶体管和上述第一逻辑电路形成在上述中间区域的内部。
13. 根据权利要求11所述的半导体集成电路器件的工作方法，其特征在于，上述第一逻辑电路由第一 CMOS存储单元形成，上述第一预充电晶体管由第二 CMOS存储单元形成。
14. 根据权利要求13所述的半导体集成电路器件的工作方法，其特征在于，形成上述第一逻辑电路的上述第一 CMOS存储单元和形成上述第一预充电晶体管的上述第二 CMOS存储单元，形成在与上述第一复制位线相连接的上述第一虚设存储单元和与上述第二复制位线相连接的上述第二复制存储单元的中间。
15. 根据权利要求14所述的半导体集成电路器件的工作方法，其特征在于，与上述第一复制位线相连接的上述第一虚设存储单元由第三CMOS存储单元形成，与上述第二复制位线相连接的上述第二虚设存储单元由第四CMOS存储单元形成。
16. 根据权利要求12 15中任意一项所述的半导体集成电路器件的工作方法，其特征在于，上述多个常规存储单元是SRAM存储单元。
全文摘要
本发明提供一种半导体集成电路器件，其包括多条字线(wl
～)、多条位线(bt
、bb
～)、多个常规存储单元(MEMCELL)、存取控制电路(WD、CTRL)、多个读出放大器(SA)、第一和第二复制位线(rplbt
、[1])、第一和第二复制存储单元(RPLCELL)、第一和第二逻辑电路(INV0、1)。分别在第一和第二复制位线上连接第一和第二复制存储单元，在第一和第二复制位线(rplbt
、[1])上分别连接第一和第二逻辑电路(INV0、1)的输入，从第二逻辑电路的输出生成读出放大器使能信号(sae)，该信号(sae)被提供给多个读出放大器(SA)。即使使用了复制位线的存储器的存储容量大容量化，也能减少读出放大器使能信号的生成定时的变化。
文档编号G11C11/41GK101783168SQ201010003179
公开日2010年7月21日 申请日期2010年1月14日 优先权日2009年1月15日
发明者前田德章, 小松成亘, 山冈雅直, 岛崎靖久, 森本薰夫 申请人:株式会社瑞萨科技