半导体器件的利记博彩app

专利名称：半导体器件的利记博彩app
技术领域：
本发明涉及半导体器件，尤其涉及利用磁阻变化的存储器单元的 写入控制方法。
背景技术：
在非易失性存储器中，利用^兹阻变化的MRAM ( Magnetoresistive Random Access Memory)有作为可高速动作的RAM的可能性。现有 的MRAM的单元结构，由1个隧道磁阻元件TMR和用于读出的选择 晶体管MCT、写入字线WWL、位线BL、以及源极线SL构成。如图 30所示，在隧道》兹阻元件TMR中，至少有2层》兹性层，其中， 一层 由自旋方向固定的固定层PL构成，另一层由自旋方向相对于固定层 呈平行状态和反平行状态这2个状态的自由层FL构成。利用该自由 层的自旋方向进行信息存储，在反平行状态，隧道磁阻元件的电阻为 高阻抗状态，在平行状态，隧道磁阻元件的电阻为低阻抗状态。在读 出动作中，读出隧道石兹阻元件TMR的电阻大小。而在重写动作中， 4吏电流流过写入的字线WWL和位线BL,此时，由在隧道i兹阻元件 TMR中激励的合成磁场控制自由层的自旋方向。但是，在该重写方 式中，随着隧道》兹阻元件TMR的微细化，重写所需的i兹场强度变大， 因此存在流过写入的字线和位线的电流也变大的问题。针对该问题， 在非专利文献1中7^开了一种MRAM ( Spin RAM),该MRAM利 用了通过使电流垂直地流过上述的隧道^兹阻元件TMR来改变自由层 的自旋方向的自旋注入磁化反转技术。上述重写方式，如图31所示，能够利用与固定层、隧道膜、自由层垂直的方向的电流来控制自由层
的自》走方向。因此，由于重写所需的电流与隧道》兹阻元件TMR的尺 寸成比例，所以能够随着隧道》兹阻元件TMR的孩i细化降低重写电流， 在可扩缩性方面是优异的。
专利文献1:日本特开2005-116923号公报
非专利文献 1 : 2005 International Electron Device Meeting Technical Digest Papers pp. 473-476
发祖—内—容
在自旋注入型MRAM中，当前重写所需的电流密度(阈值电流) 需要满足1 x 106~ 107A/cm2,在用50nmx lOOnm的元件考虑此条件 的情况下，需要50pA的电流，这是与最小加工尺寸的MOS晶体管 能够驱动的电流相等的水平。
另外，发明人在研究中发现，该重写所需的电流密度(阈值电流) 是写入时间(重写脉沖宽度)的函数，即，若要以短写入时间充分地 使自旋方向反转就需要很大的电流。也就是说，当为自旋注入型 MRAM时，可扩缩性优异，且高速写入性能优良，但在高速地进行 写入时，需要用于流过大电流的大MOS晶体管，相反地，在为了减 小面积而使用小MOS晶体管时，则无法高速地进行写入。
另外，自旋注入型MRAM,可扩缩性优异，能够进行微细化。但 是，若进行微细化，则每个存储器单元的制造离差变大，写入电流会 在每个存储器单元上产生离差。因此，在写入时需要降低流过存储器 单元的电流的离差。
进而，在自旋注入型MRAM中，写入与读出的差别仅是流过的
电流量不同。因此，存在因读出导致的误写入的隐患。为避免上述隐 患需要降低读出干扰。
为了解决上述问题，本申请的说明书所公开的主要发明如下。 第一，在自旋注入型MRAM的写入动作时，使第一电流流过隧 道f兹阻元件后，Y吏比第一电流大的第二电流流过。第二，在自;5走注入型MRAM的读出时，z使电流流过存4诸器单元 的时间比重写动作的时间短，电流值为相同程度。
第三，在自旋注入型MRAM的写入动作时，流过对电容进行充 电的电荷。
第四，在自旋注入型MRAM的写入动作时，使用写入辅助线来 产生磁场，对隧道》兹阻元件产生影响。
第五，在自旋注入型MRAM的写入动作前，4吏电流流过位线来 产生^f兹场，对隧道》兹阻元件产生影响。
本发明的效果是能够实现高速写入或稳定动作。


图l是本发明的第一实施例。
图2是本发明的第一实施例的动作例。
图3是采用了本发明的第一实施例时的实验结果。
图4是实现第 一 实施例时的存储器阵列的结构例。
图5是图4的位线 源极线选择电路的结构例。
图6是图4的读出放大器 写入电路的结构例。
图7是图4的字驱动器的结构例。
图8是图4至图7的电路动作波形图。
图9是图6的读出放大器 写入电路的其它结构例。
图IO是图6的读出放大器.写入电路的其它结构例。
图11是图IO所示的电路的动作波形图。
图12是本发明的第二实施例。
图13是采用了本发明的第二实施例时的实验结果。
图14是本发明的第二实施例的其它结构例。
图15是本发明的第二实施例的其它结构例。
图16是图15的结构例的动作例。
图17是本发明的第三实施例。
图18是本发明的第三实施例的动作例。图19是本发明的第三实施例的其它结构例。 图20是图19的结构例的动作例。 图21是本发明的第三实施例的其它结构例。 图22是图21的结构例的动作例。
图23是实现本发明的实施例的存储器单元阵列的布局例。
图24是图23的A-A'间的剖面图和外围电路的剖面图。
图25是图23的B-B，间的剖面图和C-C'间的剖面图。
图26是表示了本发明的第4实施例的存储器阵列的布局例。
图27是对应于图26的剖面结构的存储器单元的电路图。
图28是本发明的第4实施例的其它结构例。
图29是图28的结构例的动作例。
图30是隧道》兹阻元件TMR的结构例。
图31是自由层的自旋方向控制的说明图。
具体实施例方式
使用图1和图2说明本发明的第一实施例。本结构的存储器单元 SC，由n型MOS晶体管Ml和隧道磁阻元件Tl构成，如图1所示 那样连接在位线BL和源极线SL上，控制Ml栅极的是字线W。隧 道磁阻元件T1，如已经在图30中作为TMR说明的那样，至少具有2 层磁性层，其中， 一层由自旋方向固定的固定层PL构成，另一层由 使自旋方向相对于固定层取为平行状态、反平行状态这2种状态的自 由层FL构成。利用该自由层的自旋的方向进行信息存储，隧道磁阻 元件的电阻抗在反平行状态下为高阻抗状态，在平行状态下为低阻抗 状态。当选择字线时，在T1和M1中，如果BL侧比SL侧电位高则 电流沿着图1中的i方向流过，如果SL侧比BL侧电位高则电流沿相 反方向流过。与此对应，如已经在图31中说明的那样，能够控制自 旋的方向，并能够写入与此相对应的信息。
图2的(A)表示本结构的特征。取横轴为时间来示出电流i的 值。即，非选择时的电流值为i0(例如，取电流为OiaA),最初的时间tl的电流值为il，之后时间t2的电流值为i2, il具有比i2小的 特征。在本说明书中，将提供最初的弱电流il的动作称为前脉冲。与 此相比较，在不提供前脉沖的情况下，如图2的(B)所示，当在重 写动作时间t3的期间流过恒定的电流i3时，该i3变为比i2大的^f直。 另外，如图2的(C)所示，即使流过的电流与i2相同，重写动作时 间t4也会比t2长。作为引起这种现象的原因，考虑是由最初的弱电 流il使自由层的自旋发生扰动，导致成为方向容易改变的状态。因此， 与 一次性地流过重写电流相比，预先用最初的弱电流做成为容易改变 自旋的状态、之后使原本的重写电流流过，能够实现更小的重写电流。 图3表示使用了本发明时的实验结果的示意图。横轴表示重写时间， 纵轴表示重写所需的电流，为了分别用所希望的点进行标准化，单位 是任意的。如该图3所示，通过如图2的(A)所示那样在最初提供 弱电流(具有前脉冲)，能够用更短的时间进行重写。
如上所述，采用在最初提供弱电流il，之后提供比该电流大的电 流i2 (图2 (A))的方法，能够用更低的电流进行重写，另外，能 够实现高速重写动作。在前脉冲动作之后，若不流过原本的用于重写 动作的电流，存储器单元的状态会返回最初的状态，不会成为其它的 状态。另外，可以仅对重写的存储器单元提供前脉冲，也可以包括不 重写的单元而同时提供前脉冲。
图4表示使用了本发明申请的存储器阵列。存储器单元SC由字 驱动器WD控制，字线为Wl、 W2,各个存4诸器单元由MT和隧道》兹 阻元件TMR构成，如图所示那样地连接在位线BL和源极线SL上。 在图4中，存储器单元SC配置在字线与位线的一半交点上，但也可 以配置在全部交点上。读出放大器块SAB配置有位线 源极线选择 电路BLSEL、放大位线的微弱信号的读出放大器SA、以及用于对存 储器单元写入数据的写入电路WA。在图4中，示出了对l个读出放 大器.写入电路连接有4对位线.源极线对的例子，但不限于此。也 可以对l对位线.源极线对连接读出力文大器'写入电路。在该情况下， 面积增大，但由于对全部位线连接读出放大器，因此有利于一次向外部输出大量数据。另外，若对4对、8对或16对等多个位线 源极线 对配置1个读出放大器 写入电路，则将使读出放大器 写入电路的 数量减少，因而具有能够减少小面积的优点。
图5是根据位线选择信号SEL0、 SEL1、 SEL2、 SEL3从4对位 线.源极线对中选择1对位线.源极线对的位线.源极线选择电^各例 子。在该电路中还包括补偿MOS和预充电电路，该补偿MOS用于根 据补偿信号EQ0、 EQ1、 EQ2、 EQ3和预充电信号PC0、 PC1、 PC2、 PC3而在非选择时将位线和源极线的电位设定为预定电压Vs,上述 预充电电路用于根据读出放大器预充电信号PCSA在读出时将位线和 源极线的电位设定为预定读出电压(VR)。本电路并不限于图5所 示的结构。只要具有同样的功能，也可以是其它电路结构。
图6表示图4所示的读出放大器SA和写入电路WA的结构例。 采用图6所示出的结构能够实现面积的减小。写入电路，首先具有锁 存电路，该锁存电路由将LTP和LTA作为输出的2级反相器电路构 成。由列选择信号Yl和第一写入控制信号WE根据输入输出线IO 的信息来设定该锁存电路中的信息。由该设定结果的LTP和LTA的 值，并由第二写入控制信号WEI,使连接在此处的MOS晶体管导通， 则位线BLSA和源极线SLSA与Vd或Vs电连接。另外，由位线 源 极线选择电路BLSEL所选择的位线BL、源极线SL也与Vd或VS电 连接。位线BLSA、源极线SLSA与位线BL、源极线SL相同地进行 控制，因此为了防止以下的说明变得复杂，只要没有特别说明，位线 BLSA和位线BL作为相同线处理，源才及线SLSA和SL作为相同线处 理。此时，位线BL与Vd电连接时，LTP是高电位，LTA是低电位， 源极线SL与Vs电连接。为了对位线、源极线可靠地提供Vd,预先 设定锁存电路的电位比Vd高。读出时，能够由读出控制电路RE1、 RE将位线BL的信号送入读出放大器进行放大，或者将读出放大器的 信号通过由列选择信号Yl所控制的MOS晶体管输出至IO。通过采 用该图6的电路结构，能够进行在图1~图3中所说明的本发明的动 作。图7是图4所示的字驱动器WD的电路例子。图7的字驱动器 WD表示用于通过控制字线来实现前脉冲的结构。这里，该字驱动器 是通过由例示出Ail和Ai2这二者的外部地址所选择的信号(译码信 号)来选择字线Wl和W2的电路，此时，能够通过切换HW来对字 线提供两种电压，上述两种电压分别是电压值比Vdl少了 nMOS的 阈值量的电压和电压值等于Vdl的电压。即，在非选择状态，Ail、 Ai2及HW为高电平，因此字线为Vs电平。在此，当Ail被选择而 成为低电平时，利用接收了该低电平的反相器的输出，插入在Vdl 和Wl之间的nMOS的栅极电压成为Vdl。因此，在字线输出电压值 比Vdl低了 nMOS的阈值量的电压。接着，HW也成为低电平，则插 入在Vdl和Wl之间的串联的2个pMOS的栅极成为低电平，在字线 输出电压值等于Vdl的电压。根据该例子，能够发生2种电压，能够 实现本发明所需的流过2种电流值的电流的动作。
图8表示图4~图7的电路的动作例。是从IO取入重写数据，利 用本发明的方法进行重写的动作。10为初始低电压，作为重写数据 取为高电位。通过将Yl和WE置为高电位将其锁存地读入。结果LTP 由低电位切换为高电位，LTA由高电位切换为低电位。预充电信号 PC和补偿信号EQ此时为高电位，因此位线BL和源极线SL都为低 电位Vs。如果切换WE1，源极线SL成为能够与高电位Vd电连接的 状态，位线BL成为能够与低电位Vs电连接的状态。接着，PC和EQ 成为低电位，位线BL和源极线SL从低电位Vs电切换出来。之后， WE1成为高电位，源极线SL电连接高电位Vd，位线BL与低电位 Vs电连接。此时，译码信号Ail被切换，字驱动器WD1进行动作， 字线Wl首先成为VI电位(前脉冲动作)。该VI的值，如图7的 电路图所示，为电压值比Vdl低了 MOS的阈值量的电压。由此，使 对应图2的小电流il流过存储器单元。因此，存储器单元中的自旋成 为容易改变方向的状态。之后，信号线HW被切换。这样，如图7的 电^各图所示，由电压Vdl经由pMOS对字线施加电压，字线Wl成为 比V2 ( =Vdl)高的电压。4吏比对应图2电流大的重写电流即i2流过存储器单元。由此，存储器单元中的自旋成为朝向所希望的方向，
能够进行重写动作。此时，最初对字线提供VI之后提供V2的动作， 与一次性地对字线提供用于重写动作的电压的情况相比，能够使V2 变低或者使提供的时间缩短(即，能够进行高速重写)。这样，本发 明能够降低重写电流，进行重写的高速化。当重写结束时，使字线返 回最初的低电位，将WE1置为低电位，将PC置为高电位。因此，位 线BL和源极线SL都为低电位Vs。
图9表示实现本发明时的写入电路的其它结构。与图6的差别在 于由差动信号(互补信号线)构成输入输出线；连接Vd、位线BL 以及源极线SL的MOS晶体管为p型MOS晶体管。首先，采用差动 信号能够进行高速且稳定的读出。另外，采用p型MOS晶体管具有 锁存的电源电压即使为Vd也能够将Vd的电位提供给位线BL或源极 线SL的特征。
具体而言，为了将输入输出线IO取为差动信号，输入输出线为 10和IOB这2条，在此信号线上表现差动信号。为此，第一写入控 制信号WE和读出控制信号RE控制2个MOS晶体管。另外，读出 放大器两端的输出经由用RE控制的MOS晶体管与输入输出线IO和 IOB连接。另外，为了使连接Vd和位线BL或源极线SL的MOS晶 体管为p型MOS晶体管，作为锁存电i 各的输出LTP和LTA,如上所 述，输入到连接Vd和位线BL或源极线SL的p型晶体管的栅极。另 外，第二写入控制信号也为两种，分别是WE1和与WE1相位相反的 信号输出WE1B，由WE1B控制用于连接Vd和位线BL或源极线SL 的另一p型晶体管。动作与图5相比仅具有以下不同点成为差动的 输入输出线10和IOB;在WE1的基础上添加与WE1相位相反的信 号输出WE1B;锁存电路的输出的高电位可以为Vd电位。在本实施 例中，说明了使输入输出信号线10成为差动信号线和使连接Vd和位 线BL或源极线SL的MOS晶体管为p型MOS晶体管这两者，不言 而喻，当然也可以4又选择合适的一者。
图10表示实现本发明时的写入电路的其它结构例。该电路的特征在于，不用字线电压进行前脉冲的动作，而用位线BL和源极线SL 进行前脉冲的动作。因此，字线不用采用在图8中进行了说明的有2 种高电位的结构，如后面所述，高电位可以为l种。因此，字驱动器 WD也不用釆用图7所示的电路，而能够使用通常的字驱动器WD。 为了通过驱动位线、源极线实现前脉冲动作，在图IO所示的电路中， 能够对位线BL和源极线SL施加Vd和Vd2这2种高电位。此时， Vd2为比Vdl低的电位。在前脉冲动作时，使用该Vd2,在其后的重 写动作时使用Vd。因此，如图IO所示，Vd2和位线Bl或源极线SL 成为响应锁存电路的输出，利用WE1信号进行电连接的结构，并且 Vd和位线BL或源极线SL成为响应锁存电路的输出，利用WE2信 号进行电连接的结构。
图ll表示图IO所示的电路的动作例。与图6所示的动作的不同 点在于，在此例子中，使用WE1信号进行控制，在源极线SL表现第 一高电位，之后用WE2信号进行控制，在源极线SL表现第二高电位。 通过由第一高电位产生的电流而使自旋的方向容易变化，通过由第二 高电位产生的电流而使该自旋的方向容易反转。本例子是以在源极线 SL上表现这样的电位作为例子的，但也有在位线BL上表现这样的电 流的例子。这是由于如图31所说明的那样，在重写时根据要写入的 信息而具有2个方向的缘故。该电路的动作如下所述。通过进行这样 的动作，能够做成自旋方向容易变化的状态，因此能够实现重写电流 的降低和重写时间的缩短，实现低功耗和高速化。
4吏用图12说明本发明的第二实施例。在读出动作和写入动作时， 观察在存储器单元中流过的电流和其脉沖宽度。本发明的特征是读出 和写入的电流量几乎相等，读出时的脉冲宽度比写入时小。即，电流 值都等于i4,读出时的脉冲宽度t5与写入时的t6相比，t5小于t6。 将此与闪速存储器相比，例如NAND型闪速存储器，每个存储器单 元的写入电流比读出电流小，另外，所需的脉冲宽度在写入时比读出 时大。利用电流在布线上产生磁场进行重写的MRAM,写入时的电 流大。与这些例子不同，本发明进行具有如图12所示的特征的读出和写入。发明人发现这样能够大大地降低读出时的干扰。发现这是与 通过缩短读出时的脉冲宽度，利用其施加时间而 一般性地降低干扰完
全不同的原理。用图13说明该原理。
图13表示使用了本发明的第二实施例时的实验结果的示意图。 横轴取为重写时间，纵轴表示重写所需的电流。另外，与图3同样地 分别用所希望的点进行标准化。这里，所谓读出干扰是指在读出动作 中，引起弱重写动作，导致写入的数据变化的现象。如该图所示，当 使重写时间逐渐缩短时，重写所需的电流逐渐增加。重写所需的电流 的增加不利于用低电流进行重写，这表示相同的重写电流难以引起写 入。例如，尝试用i4这样的电流值观察。此时，如果耳又重写时间为 t6，则该电流比重写所需的电流足够大，因此能够可靠地进行重写。 通常，不会用重写所需的最低限度的电流进行重写。这是由于在存储 器单元中所具有的大量的自旋中，会残留没有变为重写所需要的方向 的自旋。另一方面，此时，尝试将重写时间取为t5来进行观察。此时， i4这样的电流值比重写所需的电流足够小。这意p未着即使流过该电流 也不能引起重写。而利用该区域内的电流能够读取存储器单元的信 息。即，如图30所述，利用自由层的自旋的方向，能够使隧道石兹阻 元件的电阻不同，能够读耳又该电阻的大小。此时，如上所述，该区域 内的电流难以引起写入动作。由此，即使反复进行读出也难以引起干 扰。根据利用了这种特征的本发明，若结合图12再次进行叙述，则 能够利用在读出和重写中相同的电流值i4，仅改变其脉沖宽度地进行 读出和重写。这样，在重写时和读出时，存储器单元施加的电压也可 以相同，能够采用简单的电路结构，能够实现低成本的半导体存储器 件。
图14是本发明的第二实施例的其它结构例。这里，在读出和写 入中，最大电流i4的值几乎相等，但在写入中，还使用前脉冲动作。 因此，能够使i4成为更小的值，能够缩短重写时间t7。与此相对应， 能够选择读出的脉冲宽度t5和公共电流i4,实现低功耗化和高速化。 图14示出电流值，但在写入时和读出时，能够通过在位线施加相同的电压来实现。
图15是用短的读出时间高速地放大信号的结构的一个例子。在 位线BL上连接有读出放大器和由RE1控制的MOS晶体管，通过由 PC1控制的MOS晶体管将位线BL连接至Vs，通过由PPl控制的 MOS晶体管将与读出放大器的连接节点NS连接至Vd。此处的特征 在于，NS的电压由PPl的信号而变为Vd，从而位线BL的电压被嵌 位在比RE1的电压低了 MOS晶体管的阈值电压量的电压。因此，当 使存储器单元导通时，寄生电容比BL小的NS的电位高速地变化。 因此，能够用读出放大器直接地放大该信号，可以使存储器单元断开。 这样，能够缩短预先使存储器单元导通的时间。如上所示，流过的时 间越短写入所需的电流越大，因此作为其结果，将大大提高读出动作 中的抗干扰性。使用本结构，用难以引起千扰的短暂的读出时间，以 读出放大器进行放大也能够得到足够的信号电压。对于源极线SL也 可以具备同样的结构。如上所述，通过采用本实施例的电路结构，用 PPl控制的MOS晶体管成为所谓的源极浮置模式，对于位线BL的电 压变化使连接节点NS的电压高速地变化。由此能够进行高速的读出 动作。
图16是表示图15的电路的动作例子的图。PCI由高电位成为低 电位，之后，PPl成为低电位，则NS电连接至Vd。在此状态下，RE1 成为高电位，通过在栅极上连接了 RE1的n型MOS晶体管，位线 BL预充电至比RE1的电压低了该n型MOS晶体管的阈值电压量的 电压。这里，当选择字线W时，使电流流过存储器单元。但是，位 线被嵌位在比RE1的电位低了上述n型MOS晶体管的阈值电压量的 电压。该结果，NS的寄生电容远小于位线BL的寄生电容，因此NS 的电位变大。其结果，能导通读出放大器，在此之前使REl返回低电 压，另外，能够关闭字线。由此，能够缩短电流流过存储器单元的时 间。另外，本结构与将位线的大寄生电容直接放电的情况相比，能够 高速地进行动作。
图17是表示本发明的第三实施例的图。在该实施例中，为了提供对位线BL的电位，准备了电容CS、用于将该电容与电源Vd连接 的开关Sl、以及用于将电容与位线BL连接的开关S2。即，至此的 结构是为了对位线BL提供电位而用开关连接电源Vd、位线BL的结 构。这样，当与电源直接连接时，由于构成存储器单元的MOS晶体 管的性能等原因，流过的电流随每个存储器单元的不同而出现离差。 本实施例与此不同，最初闭合开关Sl,用Vd为电容CS充电。之后， 断开开关Sl,闭合开关S2，由电容CS电荷为位线BL提供电流。采 用此种结构，因为仅使用由电容CS所存储的恒定的电荷，所以利用 位线在存储器单元中流过的电流的总量、电荷的离差变小。通过该流 过的电荷的自旋，存储器单元中的状态发生变化，成为电流源的恒定 的电荷量与每个存储器单元的自旋的变化量相一致。因此，通过采用 本实施例，能实现离差小的重写之后的状态。通过对源极线SL也形 成相同的结构，改变重写电流的方向，能够重写所需要的信息。电容 C能够用MOS电容和MIM电容形成。
图18表示图17的电路的动作例。最初，开关S1和开关S2都断 开(打开)。首先，开关Sl闭合。由此，虽未图示，但图17的电容 CS开始充电。结束后，开关S1断开，然后开关S2闭合。由此，利 用电容CS而流过电流i5。在此图中，示意性地标注为恒定的电流值， 但这段时间内的总电荷量会影响重写后的状态。在本实施例中，因为 在电容CS充完电的值返回原来的状态，所以在重写时，在存储器单 元中流过的总电荷量的离差变小。
图19是表示本发明的第三实施例的其它的结构例子的图。在此 结构例子中，准备CS1和CS2这两种电容。用开关S1对两种电容预 充电至Vd。 CS1经由S2连接在位线BL, CS2经由S3连接在位线 BL。采用该结构，能够进行前脉冲动作，另外，能够使CS1电容变 化来实现用于使此时的自旋方向容易变化的电流。另外，在重写时， 因为对电容CS1和CS2充电的电荷返回原来的值，所以离差变小。 为了进行前脉冲动作，Cl的电容值比C2的电容值小。
图20是表示图19的电路的动作例子的图，并且，用Sl对CS1和CS2进行预充电，用S2和S3使存储器单元与这些电容连接，使 电流流过存储器单元。S2的脉沖宽度比S3的脉冲宽度小。由此，能 够在存储器单元中提供前脉冲动作，能够变为容易改变自旋方向的状 态。然后，利用S3提供重写电流(电荷)。闭合开关S2后，在开关 S2断开前，闭合开关S3，则电容CS1和电容CS2暂时性地同时成为 负载，因此存储器单元耗尽电荷的动作延迟。因此，当进行控制使得 前脉沖和重写脉沖不发生重叠时，电容CS1不成为负载，因此存储器 单元能高速地耗尽电容CS2的电荷。因此，在图20中，前脉冲和重 写脉冲不连续。但是，如果缩短它们的间隔时间(数ns左右)，能 够充分地得到前脉沖的效果。也可以控制开关S2、 S3使得前脉冲和 重写脉沖连续。在该情况下，能够最大限度地实现用前脉冲扰动自旋 的效果。当在写入过程中断开开关S2时，则会在电容CS1中残留一 部分蓄积在电容CS2中的电荷，因此在使前脉冲和重写脉沖连续的情 况下，最好是在写入结束之后再断开开关S2。
图21是表示本发明的第三实施例的其它结构例子的图。该例子 的特征在于，由位线BL和源极线SL的寄生电容CB1、 CB2构成在 图17中说明过的CS。另外，为了实现在该寄生电容进行预充电的动 作，设置用WEP控制的MOS晶体管。由WED控制，将位线BL或 源极线SL的电位放电至Vs。由此，不需要形成MOS电容和MIM电 容，能够减小面积。在还使用前脉沖动作的情况下，使用寄生电容形 成电容CS1，使用MOS电容和MIM电容形成CS2即可。该情况下， 开关仅为连接图19的位线和电容的开关S3，因此能够连续进行前脉 冲动作和写入动作，最大程度地实现由前脉冲扰动自旋的效果。
图22表示图21的结构例的动作例。进行与至此说明过的动作相 同的动作后，WEP成为高电位。由此根据写入数据，所指定的SL被 充电。此时，该SL具有寄生电容。然后，使WEP返回到低电位，选 择字线，并使WED为高电位。由此，^吏蓄积在源才及线SL的寄生电 容中的电荷流过存储器单元。利用存储器单元晶体管的性能，源极线 (和位线)的电容的离差小，因此能在存储器单元中流过恒定的电荷。图23是实现本发明的实施例的存储器单元阵列的布局例。在设 字线或位线的布线节距为2F情况下，存储器单元的面积为8F、另外， 图24表示图23的A-A，间的剖面图和外围电路的剖面图。图25是图 23的B-B，间的剖面图和C-C，间的剖面图。存4诸器单元MC由1个 nMOS晶体管和隧道,兹阻TMR构成。字线WL连接在晶体管的4册极 GP上。栅极材料是P型多晶硅或者是在P型多晶硅的上部层叠硅化 物或鴒(W)，形成低电阻化。存储器单元晶体管形成在P型半导体 区域pWEL中。P型半导体区域pWEL形成在n型半导体区域DWEL 中，该DWEL形成在P-Sub上。在nMOS晶体管的扩散层LN的一侧 配置源极线触点SLC。源极线触点与相邻的存储器单元MC共用来实 现小面积化。在源极线触点上沿与字线垂直的方向配置源极线。在未 配置源纟及触点的扩散层LP上配置与隧道》兹阻TMR连接的下部电极 触点BEC。下部电才及触点BEC连接在用于配置隧道》兹阻的下部电极 BE上。在下部电才及BE上，配置由多个》兹性体膜和隧道膜构成的隧道 磁阻TMR。隧道磁阻TMR至少具有1层隧道膜TB和配置在其两侧 的固定层PL、自由层FL。在磁性体的固定层PL中内部电子的自旋 方向^皮固定为恒定方向。而在》兹性体的自由层FL中，内部电子的自 旋方向相对于固定层为平行、反平行状态这2种状态中的任一状态。 在本结构中，在隧道膜TB和下部电极间配置固定层PL,在隧道石兹阻 TMR的上层布线的位线BL和隧道膜TB之间配置自由层FL。与字 线垂直、与源极线平行地布置位线。隧道》兹阻TMR,其位线布置方 向与字线布置方向相比，呈较长的长方形或椭圆形。由此，通过做成 长宽比不同的形状，具有以下的优点能够表现出磁异向性，就是说 使自由层的磁化难以在该自由层相对于固定层PL呈平行、反平行状 态之外的方向进行，并且，自由层FL的自旋方向的保持特性优良。
图26是示出本发明的第4实施例的存储器阵列的布局例。仅表 示对应图24的部分。本实施例的特征是在下部电极BE的下方配置与 字线平行地进行布置的辅助字线AW。能够通过使电流流过该辅助字 线AW来产生磁场，能够对TMR元件的动作产生影响。图27是对应图26的剖面结构的存储器单元的电路图。字线W和 辅助字线AW平行地配置，用箭头表示能够由使电流流过辅助字线 AW而产生的磁场对TMR元件Tl产生影响。用(A)和(B)表示 作为此动作的例子。即，最初如(A)所示，仅使辅助字线导通来使 电流流过。因此，通过实际产生的磁场，能够将Tl内部的自旋方向 做成容易改变的状态。接着，在(B)的动作中，使字线W导通，使 重写电流流过。因为已经通过辅助字线A W的动作使自旋变得容易反 转，所以能够用更小的电流进行重写。仅使电流流过辅助字线，自旋 成为容易反转的状态，但会立即返回最初的状态。
这样的动作能够用非图26的结构的其它方法实现。图28表示本 发明的第4实施例的其它结构例。这样，在位线BL和电流源i0之间 设置开关S2即可。图29示出该动作。首先，如(A)所示，闭合开 关S2,流过电流i0。由此，在位线BL产生石兹场。4艮据图24的剖面 图，位线BL连4妻在TMR元件上地进行配置。由此，才艮据该》兹场， TMR元件受到影响，自旋变得容易反转。接着，如(B)所示，断开 开关S2,通过激活字线W来流过重写电流i9。通过(A)的动作自 旋变得容易反转，因此，能够用更小的电流进行重写。如果(A)的 动作之后仅断开了开关2，则TMR元件直接返回到原来的状态。
以上，基于上述实施例对本发明进行了说明，但在不脱离本发明 的主旨的范围内可以进行各种变更。
权利要求
1. 一种半导体器件，其特征在于包括多条字线；多条位线，配置在与上述字线交叉的方向上；以及多个存储器单元，配置在上述字线和上述位线的预定的交点上，上述多个存储器单元的每一个，包括隧道磁阻元件，该隧道磁阻元件层叠有固定层、隧道膜及自由层；和MOSFET，它的栅极连接在上述字线上，它的漏极连接在上述隧道磁阻元件的一端上，上述固定层，邻接上述隧道膜地配置，该固定层的电子自旋的方向被固定在预定方向，上述自由层，邻接上述隧道膜的一个面，该面为与上述隧道膜的邻接上述固定层的面相对的面，该自由层的电子自旋的方向相对于上述固定层取平行、反平行中的任一方向，上述自由层的自旋，利用自旋注入磁化反转来写入信息，在进行上述写入动作时，使第一电流流过上述隧道磁阻元件中后，使比上述第一电流大的第二电流流过。
2. 根据权利要求1所述的半导体器件，其特征在于施加于在上述隧道磁阻元件中流过上述第 一 电流时的字线上的 电压，比施加于在上述隧道》兹阻元件中流过上述第二电流时的字线上 的电压小。
3. 根据权利要求1所述的半导体器件，其特征在于施加于在上述隧道磁阻元件中流过上述第 一 电流时的位线上的 电压，比施加于在上述隧道磁阻元件中流过上述第二电流时的位线上 的电压小。
全文摘要
本发明提供一种半导体器件，在利用自旋注入磁化反转的存储器中，实现高速动作时的低电流重写动作，抑制每个存储器单元的离差，并抑制读出干扰。在进行重写前，提供弱脉冲，使自旋状态不稳定，降低重写电流。利用重写电流在脉冲宽度中非线性地增大的区域进行读出，对干扰进行抑制。进而，通过利用位线电荷使注入自旋量恒定的驱动方法来抑制离差。
文档编号G11C11/02GK101425328SQ200810183830
公开日2009年5月6日 申请日期2007年2月27日 优先权日2006年5月18日
发明者伊藤显知, 河原尊之, 竹村理一郎, 高桥宏昌 申请人:株式会社日立制作所