时钟同步电路及其工作方法

专利名称：时钟同步电路及其工作方法
技术领域：
本发明涉及半导体设计技术，更具体而言，涉及时钟同步电路及其工 作方法。
背景技术：
通常，在包括DDR SDRAM (双数据速率同步DRAM)的半导体存
储器件中，使用外部时钟信号产生内部时钟信号，并且将这些内部时钟信 号用作与各种工作时序同步的参考时钟信号。因此，在半导体存储器件中
提供用于使外部时钟信号与内部时钟信号同步的时钟同步电路。典型的时 钟同步电路是锁相环(PLL )。
当内部时钟信号由锁相环产生时，需要压控振荡器(VCO),且可将 此压控振荡器分类为模拟工作振荡器和数字工作振荡器。
图1是图示了常，拟PLL的框图。如图1中所示，模拟PLL包括 相位/频率检测器110、电荷泵浦器件130、控制电压信号发生器150和压 控振荡器(VCO) 170。
相位/频率检测器110产生与参考时钟信号CLK一REF与反馈时钟信 号CLK一FED之间的相位/频率差对应的上检测信号DET一UP和下检测信 号DE1^DN。参考时钟信号CLK一REF对应于外部时钟信号，且上检测 信号DET—UP和下检测信号DET一DN是根据参考时钟信号CLK一REF与 反馈时钟;号CLK一FED之间的;目位/频率关系来激活的脉冲信号。将关 于相应操作来描述ii些脉冲信号。电荷泵浦器件130响应于上检测信号DET一UP而执行正电荷泵浦， 且响应于下检测信号DET一DN而执行负电荷泵浦。亦即，电荷泵浦器件 130响应于上检测信号DET—UP而向控制电压信号发生器150供给电荷， 且响应于下检测信号DET一DN而使控制电压信号发生器150放电。
控制电压信号发生器150通过基于电荷泵浦器件130的正电荷泵浦操 作的充电操作来产生振荡控制电压信号V一CTR，且通过基于电荷泵浦器 件130的负电荷泵浦操作的放电操作来产i振荡控制电压信号V一CTR。 换言之，振荡控制电压信号V一CTR的电压电平取决于电荷泵浦i件130 的充电和放电操作。表示了具^与电源电压VSS串联的电阻R和电容C 的控制电压信号发生器150。
压控振荡器170产生具有与振荡控制电压信号V一CTR对应的频率的 PLL时钟信号CLK_PLL。压控振荡器170可被设计吴包括多个延迟单元 (未示出)作为振荡器，其反^MU^迟了与振荡控制电压信号V一CTR对 应的延迟时间的差动输入信号。所生成的PLL时钟信号CLK—PLL变成 输入至相位/频率检测器110的反馈时钟信号CLK_FED，勤目位/频率检 测器110重复产生与参考时钟信号CLK一REF与反^时钟信号CLK一FED 之间的相位/频率差对应的上检测信号DET—UP和下检测信号DET_DN。
相位/频率检测器110、电荷泵浦器件130、控制电压信号发生器150 和压控振荡器170构成锁相环电路为本领域的技术人员所熟知，所以将省 略其详细描述。
下面将简要描述该锁相环的工作。
相位/频率检测器110通过检测参考时钟信号CLK一REF与反馈时钟 信号CLK_FED之间的相位/频率差来产生上检测信号DETJJP和下检测 信号DET一DN。上检测信号DET一UP是具有与反馈时钟信号CLK_FED 的相位滞;于参考时钟信号CLK一REF的相位时的相位差对应的脉冲宽 度的脉冲信号。下检测信号DET_DN是具有与反馈时钟信号CLK一FED 的相位超前于参考时钟信号CLK一REF的相位时的相位差对应的脉冲宽 度的脉冲信号。
电荷泵浦器件130通过按照上检测信号DET—UP和下检测信号 DET_DNP进行的电荷泵浦操作来使控制电压信号发i器150充电或放 电。i过充电或放电操作，由控制电压信号发生器150生成的振荡控制电 压信号V一CTR的电压电平变化。换言之，振荡控制电压信号V一CTR的电压电平响应于上检测信号DET一UP而升高，且响应于下检测信号 DET一DN而降低。
压控振荡器170根据高电压电平的振荡控制电压信号V_CTR产生低 频率的PLL时钟信号CLK一PLL，且亦根据低电压电平的^荡控制电压 信号V一CTR产生高频率的PLL时钟信号CLK一PLL。可按照设计架构改 变振荡i制电压信号V一CTR与PLL时钟信号CLK_PLL之间的关系。 亦即，有可能根据低电压电平的振荡控制电压信号V一CTR产生低频率的 PLL时钟信号CLK一PLL，或根据高电压电平的i荡控制电压信号 V_CTR产生高频率的PLL时钟信号CLK_PLL。
反馈信号CLK_FED A^J绩至相位/频率检测器110的PLL时钟信号 CLK—PLL。相位/i^率检测器110再次检测改变了频率的反馈时钟信号 CLK一FED与参考时钟信号CLK_REF之间的相位/频率差。
通过这些重复检测，该锁相环输出与参考时钟信号CLK—REF同步 的PLL时钟信号CLK_PLL。参考时钟信号CLK—REF与PLL时钟信号 CLK_PLL之间的同步^作"相位/频率锁定"。
同时，最近，为了增大半导体器件的工作速度，外部时钟信号的频率 已持续增大至高达若干GHz。在高频工作中，不能忽视与外部时钟信号 混合并输入至内部电路的抖动。因此，该锁相环被设计为通过改善滤波以 及通过改善相位/频率锁定来输出具有低抖动的PLL时钟信号 CLK—PLL。
图2是示出了图1中的锁相环的抖动传递函数的特性的曲线图。
参照图2，虚线"A"示出了理想低通滤波器的抖动传递函数，实线 "B"示出了常规低通滤波器的抖动传递函数。在该锁相环中，高频抖动 分量由低通滤波器滤去，使得任何高频抖动分量不显现于待从压控振荡器 170输出的PLL时钟信号CLK—PLL中。然而，如该曲线图所示，抖动 在带宽范围内被进一步放大。此孙动峰化现象由于放大了输入抖动以及电 源噪声所造成的抖动而使PLL时钟信号CLK_PLL的抖动严重恶化。
造成抖动峰化现象的原因是该锁相环(其是在频域(s域)中具有两 个极的闭环系统)在相位/频率锁定过程中不保证期望的相位裕度。
这里，所述极是使得传递函数的分母为"0"的值。"零"是使得传递 函数的分子为"0"的、与;W目反的概念。"零"和"极"是用以确定相位 裕度的因子，并且是用以度量系统的稳定性或不稳定性的指数。如果在系统中相位裕度是60。，则在时域中振荡的信号回到稳定状态 所用的时间可被最小化，例如，当这样的系统的相位裕度小于60。时，响
应时间可为快的；然而，由于信号的高不稳定性，将花费许多时间来使信
号回到稳定状态。相反，如果系统的相位裕度大于60。，则稳定性可得以
改善；然而，响应时间是慢的，使得将花费许多时间来使信号回到稳定状 态。
另一方面，该锁相环使得有可能通过如下方法来取得期望的相位裕
度通过控制控制电压信号发生器150中的电阻和电容来获得"零"。然 而，由于以下原因，仍难以i殳计具有期望相位5^度的锁相环。
首先，如上所述，典型的锁相环是具有两个极的闭环系统。因此，由 于相位裕度是小的且抖动峰化现象发生，所以包含在信号中的信号抖动被 放大且电源噪声亦很大程度上放大了抖动。结果，PLL时钟信号 CLK一PLL严重劣化。
为了克服此问题，可通过使电阻器R具有大的电阻值(产生"零") 来增宽该锁相环的相位裕度。然而，存在另一问题周期性地生成的模式 抖动由于振荡控制电压信号V-CTR的紋波而增大。
亦即，在该锁相环中，存在一个问题当增大电阻器R的电阻值以 消除抖动峰化现象时，很大程度上造成振荡控制电压信号V一CTR的模式 抖动；同样存在另一问题当减小电阻器R的电阻值以消I^模式抖动时， 造成抖动峰化现象。换言之，在抖动峰化现象与振荡控制电压信号V—CTR 的模式抖动之间存在权衡关系。
如上所述,该锁相环被设计为通过对抖动分量滤波来输出具有低抖动 的PLL时钟信号CLK一PLL。然而，由于锁相环的抖动传递函数中的抖 动J^化现象，不能实现&佳的滤波IMt。此外，如果调整电阻器R的电 阻值以便消除抖动峰化现象，则振荡控制电压信号V一CTR的模式抖动增 大，使得不能实现准确的相位/频率锁定操作。

发明内容
本发明提供了 一种时钟同步电路，该时钟同步电路能够通过使用注入 锁定方法来执行期望的相位/频率锁定操作而不发生抖动峰化现象和振荡 控制电压信号的模式抖动。
根据本发明的一方面， 一种半导体存储器件包括锁相环，被配置为检测反馈时钟信号与参考时钟信号之间的相位/频率差以生成对应于检测 到的相位/频率差的振荡控制电压信号，并生成对应于振荡控制电压的反
馈时钟信号；以及注入锁定振荡单元，被配置为响应于振荡控制电压信号 而设定自激频率并生成与参考时钟信号同步的内部时钟信号。
根据本发明的另一方面， 一种时钟同步电路包括相位/频率检测单 元，被配置为检测参考时钟信号与反馈时钟信号之间的相位/频率差并输 出检测信号；电荷泵浦单元，被配置为响应于检测信号而执行电荷泵浦操 作；控制电压生成单元，被配置为根据电荷泵浦操作生成振荡控制电压信 号；压控振荡器，被配置为根据振荡控制电压信号生成反馈时钟信号；以 及注入锁定振荡器，被配置为响应于振荡控制电压信号而设定自激频率并 生成与参考时钟信号同步的内部时钟信号。
根据本发明的又一方面， 一种用于驱动时钟同步电路的方法包括在
制电压信号，并且响应于振荡控制电压信号而设定自激频率并执行注入锁 定操作以生成与参考时钟信号同步的内部时钟信号。
根据本发明的再一方面， 一种时钟同步电路包括相位/频率检测单 元，被配置为检测参考时钟信号与反馈时钟信号之间的相位/频率差并输 出检测信号；电荷泵浦单元，被配置为响应于检测信号而执行电荷泵浦操 作；控制电压生成单元，被配置为根据电荷泵浦操作生成振荡控制电压信 号；压控振荡器，被配置为生成具有与振荡控制电压信号对应的频率的内 部源时钟信号；分频单元，被配置为对内部源时钟信号进行分频以输出反 馈时钟；以及注入锁定振荡器，被配置为响应于振荡控制电压信号而设定 自激频率并响应于内部源时钟信号而生成内部时钟信号.
随着外部时钟信号的频率变得愈来愈高，不能忽视包含在外部时钟信 号中的抖动分量。因此，用于相位/频率锁定操作的锁相环被设计为通过 对抖动分量滤波来输出低抖动的PLL时钟信号。然而，难以解决锁相环 的抖动峰化现象以及电压控制信号的模式抖动的问题.本发明通过向典型
的锁相环提供注入锁定振荡器而解决了这些问题。该锁相环并非g定让 内部时钟信号、而是让振荡控制电压信号设定注入锁定振荡器的自激频 率。注入锁定振荡器基于由振荡控制电压信号设定的自激频率来执行注入 锁定并产生与参考时钟信号同步的内部时钟信号。亦即，通过注入锁定操 作进行相位/频率锁定。
由于根据本发明的时钟同步电路基于开环系统来工作，所以不发生抖
12动峰化现象。而且，由于使用了经滤波的控制电压，所以在生成内部时钟 信号时不发生振荡控制电压信号的模式抖动。同时，根据本发明的时钟同 步电路可利用稳定的相位/频率锁定操作改善抖动的工作特性以及功率消 耗。


从以下结合附图进行的详细描述中，将更清楚地理解本发明的主题的
以上和其它方面、特征和其它优点，在附图中 图1是图示了常，拟锁相环(PLL)的框图； 图2是示出了图1中的锁相环的抖动传递函数的特性的曲线图； 图3是图示了根据本发明的时钟同步电路的框图； 图4是图示了图3中的注入锁定振荡器的框图； 图5是图示了振荡控制电压信号和经滤波的振荡控制电压信号的波
形；
图6是图示了图4中的注入锁定压控振荡器的电路图7是图示了图6中的注入锁定延迟单元的电路图8A和图8B是图示了第一至第三正常延迟单元之一的电路图9是图示了根据本发明的另一个实施例的时钟同步电路的框图IO是图示了图9中的压控振荡器的电路图11是图示了根据本发明的另一个实施例的包含在图9中的注入锁 定振荡器中的注入锁定压控振荡器的电路图12是示出了图9中的时钟同步电路的传递函数的特性的曲线图13A是示出了常规时钟同步电路的传递函数的特性的曲线图13B是示出了根据本发明的时钟同步电路的传递函数的特性的曲 线图。
具体实施例方式
在下文中，将参照若干实施例详细描述本发明。所述实施例仅举例说明本发明，要保护的发明权利的范围不受所述实施例限制。
图3是图示了根据本发明的时钟同步电路的框图，参照图3，时钟同步电路包括注入锁定振荡器310和锁相环330。
在注入锁定振荡器310中，响应于由锁相环330生成的振荡控制电压信号V—CTR而设定自激频率，并生成与参考时钟信号CLK_REF和/CLK—REF同步的PLL时钟信号CLK—PLL和/CLK—PLL。下面描述详细电路和工作。仅供参考，参考时钟信号CLK—REF和/CLK—REF对应于外部时钟信号。生成与外部时钟信号的上升沿同步的正参每时钟信号CLK—REF，且生成与外部时钟信号的下降沿同步的负参考时钟信号/CLK一REF。
锁相环330包括相位/频率检测单元332、电荷泵浦单元334、控制电压信号生成单元336和压控振荡器(VCO) 338,锁相环330的这些功能块为本领域的技术人员所熟知。因此，将简要说明这些块的工作，但为了简洁起见将省略详细电路和工作。
首先，相位/频率检测单元332基于来自压控振荡器338的反馈时钟信号CLK_FED与正参考时钟信号CLK一REF之间的相位/频率差产生上检测信号DET_UP和下检测信号DET一DN。上检测信号DET一UP和下检测信号DET一DN是根据正参考时钟信号CLK—REF与反金时钟信号CLK一FED之间的相位/频率关系来激活的脉冲信号.
电荷泵浦单元334响应于上检测信号DET一UP而执行正电荷泵浦操作，且响应于下检测信号DE1^DN而执行负电^泵浦操作。亦即，电荷泵浦单元334响应于上检测信"f DETJJP而向控制电压信号生成单元336供给电荷,且响应于下检测信号DET—DN而使控制电压信号生成单元336放电。
控制电压信号生成单元336^IL据电荷泵浦单元334的正电荷泵浦操作所供给的和负电荷泵浦操作所释放的电荷来产生振荡控制电压信号V一CTR。换言之，振荡控制电压信号V一CTR的电压电平取决于电荷泵浦单元334的充电和放电^Mt。
压控振荡器338产生具有与振荡控制电压信号V一CTR对应的频率的反馈时钟信号CLK_FED。相位/频率检测单元332A i复产生与反馈时钟信号CLK_FED与正参考时钟信号CLK—REF之间的相位/频率差对应的上检测信号DET_UP和下检测信号DET—DN。仅供参考，锁相环330可在反馈时钟信号CLK一FED的传输路径上进一步包括分频器。在此情形下，根据分频器的分频^，与正参考时钟信号CLK—REF相比，反馈时钟信号CLK—FED的频率被除以2N (N是正整数)。
如上所述，根据本发明的锁相环330与常规PLL具有相同的结构；然而，锁相环330在使用方面不同于常规PLL。换言之，常规锁相环被提供用以生成内部时钟信号，^艮据本发明的锁相环330被提供用以基于反馈时钟信号CLK—FED生成振荡控制电压信号V—CTR。
下面将简要描述锁相环330的工作。
相位/频率检测单元332通过检测参考时钟信号CLK一REF与反馈时钟信号CLK_FED之间的相位/频率差来产生上检测信号DET—UP和下检测信号DET—DN。上检测信号DET—UP是具有与反馈时钟信号CLK—FED的相位滞后于参考时钟信号CLK一REF的相位时的相位差对应的脉冲宽度的脉冲信号。下检测信号DET一DN是具有与反馈时钟信号CLK一FED的相位超前于参考时钟信号CLK_REF的相位时的相位差对应的脉冲宽度的脉冲信号。
电荷泵浦单元334通过按照上检测信号DET一UP和下检测信号DET一DNP进行的电荷泵浦操作来使控制电压信号生A单元336充电或放电。通过充电或放电操作，由控制电压信号生成单元336生成的振荡控制电压信号V一CTR的电压电平变化。换言之，振荡控制电压信号V_CTR的电压电平;应于上检测信号DET一UP而变高，且响应于下检测信号DET_DN而变低。
压控振荡器338根据高电压电平的振荡控制电压信号V一CTR产生低频率的PLL时钟信号CLK_PLL，且亦根据低电压电平的;荡控制电压信号V一CTR产生高频率的PLL时钟信号CLK一PLL.可按照设计架构改变振荡i制电压信号V一CTR与PLL时钟信号CLK一PLL之间的关系。亦即，有可能根据低电压电平的振荡控制电压信号V—CTR产生低频率的PLL时钟信号CLK一PLL,或根据高电压电平的^荡控制电压信号V一CTR产生高频率的PLL时钟信号CLK—PLL.
接着，相位/频率检测单元332再次检测改变了频率的反馈时钟信号CLK一FED与参考时钟信号CLK一REF之间的相位/频率差，从而输出上检测信号DET—UP和下检测信号DET一DN。通过重复检测，锁相环330输出与正参考时钟信号CLK—REF同步的反馈时钟信号CLK一FED。亦即，在正参考时钟信号CLK一REF与反馈时钟信号CLK_FED之间实现相位/频率锁定。
根据本发明的锁相环330向注入锁定振荡器310提供与正参考时钟信号CLK_REF与PLL时钟信号CLK_PLL之间的相位/频率锁定操作密切关联的g荡控制电压信号V一CTR。
同时，类似于常规锁相环，根据本发明的锁相环330亦可产生抖动峰化现象和模式抖动。然而，由于下面参照图4详细描述的注入锁定振荡器310防止振荡控制电压信号V一CTR的模式抖动，所以可仅考虑抖动峰化现象而设计锁相环330。换言之，通过控制电阻和电容值而不考虑模式抖动的增大，可使控制电压生成单元336被设计有期望的相位^^度。
如图3所示，根据本发明的时钟同步电路具有由注入锁定振荡器310和锁相环330组成的开环系统。 一般而言，开环系统可容易地获得相位裕度。
图4是图示了图3中的注入锁定振荡器310的框图。参照图4，注入锁定振荡器310包括电平移位单元410、注入锁定压控振荡器430和滤波单元450。
电平移位单元410通过将以CMOS (互补金属氧化物半导体)电平摆动的正/负参考时钟信号CLK—REF tCLK—REF移位来输出以CML
(电^^式逻辑)电平摆动的正/负输入时钟信号CLK_IN ICLKJN。提供电平移位单元410是为了使电路快速工作和降低功率消耗，这里，正输入时钟信号CLK一IN是对应于正参考时钟信号CLK一REF的时钟信号，负输入时钟信号/CLK一IN是对应于负参考时钟信号/CLK一REF的时钟信号。电平移位单元410为本领域的技术人员所熟知，因此，为了简洁起见省略其详细描述.
注入锁定压控振荡器430接收正/负输入时钟信号CLK一IN及/CLK—IN,然后生成正/负PLL时钟信号CLK—PLL K:LK—PLL、为内部时^信号。此时，注入锁定压控振荡器430 ^据从滤波单元450输出的经滤波的振荡控制电压信号FL_V_CTR来设定自激频率，然后生成与正/负输入时钟信号CLK一IN及/CLK一IN同步的正/负PLL时钟信号CLK—PLL tCLK—PLL。这里，正PLL时钟信号CLK—PLL是对应于正输入时钟信号CLK一IN的信号，负PLL时钟信号/CLK一PLL是对应于负输入时钟信号/CLK—IN的信号。
根据本发明的注入锁定压控振荡器430使用注入锁定技术.在注入锁 定技术中，从主振荡器输出的振荡信号被注入到从振荡器中，JUUUli荡 器输出的振荡信号与从主振荡器输出的振荡信号同步。通常，基于注入锁 定技术设计的电路可降低功率消耗并且表现出抖动的改善。仅供参考，如
果用以生成正/负pll时钟信号clk_pll;sjclk—pll的注入锁定压控
振荡器430充当从振荡器，则用以生^被注入到注入锁定压控振荡器430 中的正/负输入时钟信号CLK一IN tCLK—IN的电平移位单元410充当主 振荡器。
因此，采用注入锁定技术的注入锁定压控振荡器430产生与正/负输 入时钟信号CLK_IN ;S7CLK_IN同步的正/负PLL时钟信号CLK—PLL
k:lk—pll。此时，正/负输入时钟信号clk—in k:lk_in与正/负
PLL时补信号CLK_PLL tCLK_PLL之间的同步称作"注入锁定"。由 于此注入锁定状态;典型的锁定^作相同，所以为了简洁起见将省略其详 细描述。
一般而言，采用注入锁定技术的注入锁定压控振荡器430可用于降低 功率消耗和改養纤动的工作特征。然而，被注入以用于注入锁定的振荡信
号(亦即，正/负输入时钟信号clkjnk:lk—in)的频率与从振荡器 (注入锁定压控振荡器430)的自激^率应该满i一条件。
将详细描述这两个频率之间的关系。
首先，为了实现注入锁定，亦即，为了使正/负输入时钟信号CLK一IN ;S7CLK_IN与正/负PLL时钟信号CLK_PLL tCLK—PLL同步，注入 锁定压S振荡器430的自激频率应位于正/负输入时钟^号CLK一IN及 /CLK一IN的频率附近。否则，在注入锁定压控振荡器430中不产i注入 锁定，从而不实现正/负输入时钟信号CLK_I1MCLK—IN与正/负PLL 时钟信号CLK一PLL ;SVCLK一PLL之间的同步。由于这亦是典型的注入 锁定特征，所以为了简洁起见i省略详细描述。
这里，可产生注入锁定的正/负输入时钟信号CLK一IN ;5L/CLK_IN的 频率范围称作"注入锁定范围"，注入锁定范围一^l^正/负输入^"钟信 号CLK一I1MCLKJN的频率中间的小范围。为了便于说明，本发明假 定注入^定范围是正/负输入时钟信号CLK一IN JL/CLK—IN的频率的十分 之一。
17例如，如果正/负输入时钟信号CLK—IN ^/CLKJN的频率是4 GHz， 则注入锁定压控振荡器430的自激频率^位于4 GHz附近。亦即，由于 注入锁定范围是4 GHz的十分之一，所以可产生注入锁定的频率应位于 注入锁定压控振荡器430的自激频率的3.8 GHz至4.2 GHz之内。换言之， 为了进行注入锁定，正/负输入时钟信号CLK一IN ;5L/CLK一IN与注入锁定 压控振荡器430的自激频率应位于相似频率范围内。
电i^设计者必须使注入锁定压控振荡器430的自激频率可祁^据具有 宽的工作频率范围的正/负输入时钟信号CLK一IN A/CLK_IN的频率而变 化，因为新近的时钟同步电路的工作频率范围变得愈来愈宽。
在本发明中，使用图3中的锁相环的振荡控制电压信号V一CTR，以 使正/负输入时钟信号CLK_IN ;S7CLK—IN的频率位于注入锁定压控振荡 器430的自激频率附近。亦即，振荡控;J电压信号V一CTR使注入锁定压 控振荡器430的自激频率与正/负输入时钟信号CLK一IN ;8L/CLK一IN的频 率对应。因此，根据本发明的时钟同步电路总是满足注入锁定"。结果， 有可能产生与正/负输入时钟信号CLK—IN tCLK—IN同步的正/负PLL 时钟信号CLK一PLL ;S7CLK一PLL。
另一方面，滤波单元450接收振荡控制电压信号V一CTR，然后通过 滤波操作生成经滤波的振荡控制电压信号FL—V一CTR.由于锁相环330 被设计为保证期望的相位裕度，所以在振荡控;J^压信号V—CTR中模式 抖动可能增大。滤波单元450执行对该增大的模式抖动的滤k^SI作，并向 注入锁定压控振荡器430提供经滤波的振荡控制电压信号FL_V_CTR. 因此，注入锁定压控振荡器430无论振荡控制电压信号V一CTR "模式抖 动如何都产生正/负PLL时钟信号CLK—PLL PLL。滤波单元450
可由具有串,接收振荡控制电压信号V一CTR的电阻器和与该电阻器并 联连接的电容器的低通滤波器(LPF)来吴施。此配置为本领域的技术人 员所熟知，因此，为了简洁起见将省略详细描述。
图5是图示了振荡控制电压信号V一CTR和经滤波的振荡控制电压信 号FL一V一CTR的波形。如图5所示，;生成于锁相环330中的振荡控制 电压4号Vj:TR中存在模式抖动。然而，借助滤波单元450，模式抖动 在经滤波的^荡控制电压信号FI^V—CTR中消失。因此，生成于注入锁 定压控振荡器430中的正/负PLLit^信号CLK_PLL ;5L/CLK—PLL不受 模式抖动的影响。
图6是图示了图4中的注入锁定压控振荡器430的电路图。参照图6，接收经滤波的振荡控制电压信号FL一V一CTR的注入锁定压控振荡器430 产生与正/负输入时钟信号CLK—IN A/CLK_IN同步的正/负PLL时钟信 号CLK—PLL tCLK—PLL。注入锁定压控^荡器430可包括注入锁定延 迟单元610以及第一至第三正常延迟单元630、 650和670。在注入锁定 压控振荡器430中，响应于经滤波的振荡控制电压信号FL—V一CTR而设 定自激频率，且基于自激频率而进行注入锁定操作.例如，;i滤波的振 荡控制电压信号FL—V_CTR的电压电平为高时，以低频率设定自激频率， 而当经滤波的振荡^制电压信号FL一V—CTR的电压电平为低时，以高频 率设定自激频率.可按照设计需;i变经滤波的振荡控制电压信号 FL一V一CTR与自激频率之间的关系。
另 一方面，为了通过注入锁定产生与正/负输入时钟信号CLK一IN及 /CLK_IN频率相同的正/负输出时钟信号CLK_OUT ;SJCLK_OUT，注入 锁定^迟单元610接收经滤波的振荡控制电压^号FL_V—CTR.此外， 注入锁定延迟单元610通过第一正输入端子INI接&正输入时钟信号 CLK_IN、通过第一负输入端子/INl接收负输入时钟信号/CLKJN、通过 第二正输入端子IN2接iJ^JE PLL时钟信号CLK—PLL、且通^第二负输 入端子/IN2接收负PLL时钟信号/CLK^PLL。
第一正常延迟单元630接收经滤波的振荡控制电压信号FL_V_CTR， 且通过其自身的正/负输入端子(+ ，-)接收注入锁定延迟单元610的 输出时钟信号CLK_OUT和/CLK—OUT，以^f更将注入锁定延迟单元610 的输出时钟信号CLK一OUT和/CLK一OUT延迟对应于经滤波的振荡控制 电压信号FL一V一CTR的预定时间。
第二正常延迟单元650接收经滤波的振荡控制电压信号FL—V—CTR， 且通过其自身的正/负输入端子(+ ，-)接收第一正常延迟单元630的 输出时钟信号，以便将第一正常延迟单元630的输出时钟信号延迟对应于 经滤波的振荡控制电压信号FL一V—CTR的预定时间.
而且，第三正常延迟单元670接收经滤波的振荡控制电压信号 FL_V_CTR，且通过其自身的正/负输入端子(+ , _ )接收笫二正常延 迟萃元650的输出时钟信号，以便将第二正常延迟单元650的输出时钟信 号延迟对应于经滤波的振荡控制电压信号FL_V_CTR的预定时间。第三 正常延迟单元670生成正/负PLL时钟信号CLK—PLL tCLK—PLL。
用于控制注入锁定延迟单元610以及笫一至第三正常延迟单元630、 650和670的偏置电压是具有恒定电压电平的参考电压，且此电压可由带
19隙电路或Widlar发生器生成。
提供第一至第三正常延迟单元630、 650和670是为了生成多相时钟 信号。在本发明中，可仅使用一个正常延迟单元，其与注入锁定延迟单元 610 —起通过振荡操作生成正/负PLL时钟信号CLK—PLL tCLK—PLL, 仅供参考，多相时钟信号是彼此间有预定相位差的时钟信号。例如，从注 入锁定压控振荡器430 (更具体而言，从每个延迟单元)输出的多个时钟 信号可彼此间异相45°。多相时钟信号提供各种工作时序并且降低功率消 耗.
图7是图示了图6中的注入锁定延迟单元610的电路图。
参照图6和图7，注入锁定延迟单元610包括输A/输出单元710、负 载单元730和偏置单元750。
输X/输出单元710接收正/负输入时钟信号CLK—IN ;5JCLK_IN和 正/负PLL时钟信号CLK—PLL A/CLK_PLL，以便于输出与正/负输入时 钟信号CLK一IN ;5L/CLK一IN同步的正/负输出时钟信号CLK—OUT及 /CLK—OUT,输A/输出单元710包括四个NMOS晶体管。第一 NMOS 晶体管NM1具有公共节点N与负输出时钟信号/CLK一OUT的输出端子 之间的源极-漏fe^径、以及通过第一正输入端子IN1 (图6)输入的正 输入时钟信号CLK—IN被施加至的栅极。第二 NMOS晶体管NM2具有 公共节点N与正输i时钟信号CLK一OUT的输出端子之间的源极-漏极 i M^、以及通过第一负输入端子/INl输入的负输入时钟信号/CLK一IN被 施加至的栅极。第三NMOS晶体管NM3具有公共节点N与负输^J时钟 信号/CLK一OUT的输出端子之间的源极-漏feiM圣、以及通过第二正输 入端子IN2输入的正PLL时钟信号CLK—PLL被施加至的4t极.第四 NMOS晶体管NM4具有公共节点N与正输出时钟信号CLK一OUT的输 出端子之间的源极-漏fe^径、以及通过第二负输入端子/IN2输入的负 PLL时钟信号/CLK—PLL #>施加至的*^极。
类似地，具有与经滤波的振荡控制电压信号FL一V一CTR对应的负载 值的负栽单元730包括四个PMOS晶体管。第一 PMOS晶体管PM1具 有VDD电源电压端子与负输出时钟信号/CLK一OUT的输出端子之间的 源极—漏极路径、以及经滤波的振荡控制电压j号FL—V一CTR ^Eife加至 的栅极。第二 PMOS晶体管PM2具有VDD电源电压^^与正输出时钟 信号CLK—OUT的输出端子之间的源极-漏极路径、以及经滤波的振荡 控制电压信号FL—V—CTR被施加至的栅极。与第一 PMOS晶体管PM1并联连接的笫三PMOS晶体管PM3的栅极和与第二 PMOS晶体管PM2 并联连接的第四PMOS晶体管PM4的栅极分别接收负输出时钟信号 /CLK—OUT和正输出时钟信号CLK—OUT,
这里，当经滤波的振荡控制电压信号FI^V一CTR为高时，负栽单元 730的负载值增大，而当经滤波的振荡控制电压;号FL一V一CTR为低时， 负栽单元730的负载值减小。可按照设计需求改变4^荡i制电压信号 V—CTR与该负载值之间的关系。
另一方面，偏置单元750响应于偏置电压信号V_BN而4吏工作电流 流入具有公共节点N的注入锁定延迟单元610的电流「通路中。偏置单元 750包括第五NMOS晶体管NM5，第五NMOS晶体管NM5具有>5^共节 点N与VSS地电压端子之间的源极—漏极#、以及偏置电压信号V—BN 被施加至的栅极。
注入锁定延迟单元610产生与在注入锁定时注入的正/负输入时钟信 号CLK一IN ^L/CLK一IN频率相同的正/负输出时钟信号CLK—OUT及 /CLK_OUT。此注入^定操作为本领域的技术人员所熟知，所以;了简洁 起见^省略详细描述。
仅供参考，可通过改变第一NMOS晶体管NM1的大小与第三NMOS 晶体管NM3的大小的比率以及第二 NMOS晶体管NM2的大小与第四 NMOS晶体管NM4的大小的比率来调整注入锁定范围。
图8A和图8B是图示了第一至第三正常延迟单元630、 650和670之 一的电路图.参照图8A，正常延迟单元由经滤波的振荡控制电压信号 FL一V一CTR控制，并且通itit过输入端子IN ;5L/IN接收来自前级的时钟 信i弄将输入的时钟信号延迟预定时间来产生输出信号OUT 10UT。从
率相同.
参照图8B，另一正常延迟单元亦由经滤波的振荡控制电压信号 FL一V一CTR控制，并且通过通过输入端子IN 接收来自前级的时钟 信号^将输入的时钟信号延迟预定时间来产生输出信号OUT ;5L/OUT。图 8A和图8B中所示的延迟单元进行相同的操作，尽管其中用以构成输入 端子IN ^L/IN的NMOS晶体管的数目不同。然而，优选的是使用图8B 中的延迟单元作为正常延迟单元630、 650和670以对称地工作，因为图 8B中的延迟单元的物理布局与注入锁定延迟单元610具有相同的结构。图9是图示了根据本发明的另一个实施例的时钟同步电路的框图。与 图3的实施例相比，该时钟同步电路包括只是以不同方式彼此连接的注入 锁定振荡器930和锁相环910。然而，其在详细结构和工作方面类似于图 3中的时钟同步电路，为了简洁起见将省略关于详细结构和工作的描述。
锁相环910具有图3中描绘的锁相环330的结构，以向注入锁定振荡 器930提供振荡控制电压信号V—CTR、内部源时钟信号S一CLK一INN和 /S一CLK一INN。在注入锁定振荡器930中，响应于振荡i制^压信号 V一CTR而i殳定自激频率，并生成与内部源时钟信号S_CLK_INN和 /S—CLKINN同步的PLL时钟信号CLK—PLL ACLK—PLL。这里，正 内、源时钟信号S一CLK一INN对应于反馈k钟信号CLK一FED。负内部源 时钟信号/S—CLK—INNi正内部源时钟信号S_CLK_INN的互补信号。
同时，图9中的注入锁定振荡器930与图4中的注入锁定振荡器具有 相同的结构，注入锁定振荡器930接收正/负内部源时钟信号S一CLK一INN ;S7S_CLK—INN作为正/负参考时钟信号CLK—REF tCLK—REF.然而， 注入;贞定^荡器930可接收多种信号作为内部源时钟信号，而不仅仅所述 正/负信号.因此，注入锁定振荡器930的注入锁定压控振荡器根据另一 个实施例来实施。为了理解另一个实施例，参照图10，将详细描述图9 中的压控振荡器914。
压控振荡器914包括四个正常延迟单元1110、 1120、 1150和1170. 一般而言，正常延迟单元1110、 1120、 1150和1170可具有图8a中描绘 的结构。然而，正常延迟单元1110、 1120、 1150和1170具有图8B中描 绘的结构，以便与图11的另一个实施例的注入锁定压控振荡器对称地形 成。此时，希望该注入锁定压控振荡器亦具有图7中描绘的注入锁定延迟 单元的结构以便于对称工作。
压控振荡器914生成第一至第四正/负相位时钟信号mj:lko至
/M—CLK<4>。第一至第四负相位时钟信号/M—CLK<1>、 /M—CLK<2>、 /M—CLKO和/M—CLK〈4〉是第一至第四正相位时钟信号M—CLK<1>、 M—CLK<2>、 M—CLK〈3〉和M—CLK《4〉的反相时钟信号，第一至笫四正 相位时钟信号M_CLK<1>、 M—CLK<2>、 M—CLK〈3〉和M—CLKO是 彼此间有预定相位差(例如45° )的多相时钟^号。
图11是图示了根据本发明的另一个实施例的包含在图9中的注入锁 定振荡器930中的注入锁定压控振荡器的电路图。参照图11，该注入锁 定压控振荡器可包括对应于笫一至笫四正/负相位时钟信号M_CLK<1>至/M—CLK〈4〉的四个注入锁定延迟单元1210、 1230、 1250和1270。四 个注入锁定延迟单元1210、 1230、 1250和1270具有图7中描绘的注入锁 定延迟单元的结构。每个注入锁定延迟单元接收对应的相位时钟信号并且 执行注入锁定操作.将不再说明上面描述的注入锁定操作。
尽管在图11的实施例中使用与四个注入锁定延迟单元1210、 1230、 1250和1270对应的标号的相位时钟信号，但可根据该实施例使用一个时 钟信号，只要该时钟信号具有与参考时钟信号CLK_REF的相位对应的 相位。亦即，如上所述，图9所示的内部源时钟信号S一CLK一INN及 /S—CLK—INN (亦即，第一至第四正/负相位时钟信号M—CLKO至 /M一CLK〈4〉中的两个时钟信号)可用作相位时钟信号。
图12是示出了图9中的时钟同步电路的传递函数的特性的曲线图。
曲线图(a)图示了锁相环910的传递函数的特性。抖动"^化现象可 在锁相环910的带宽附近出现.曲线图(b)图示了注入锁定振荡器930 的传递函数的特性。希望锁相环的带宽大于注入锁定振荡器的带宽以^更于 稳定地工作。
曲线图(c)图示了图9中的时钟同步电路的传递函数的特性，其是 通过将锁相环910的传递函数(a )与注入锁定振荡器930的传递函数(b ) 相乘来得到的。如曲线图(c)所示，出现于曲线图(a)中的抖动"^化现 象惊人地减小。这里，可通过仅考虑相位^^度来设计锁相环910，且由此 生成的模式抖动可由注入锁定振荡器930通过包括滤波单元来消除。另 外，在锁相环工作特性由普通锁相环保证的同时，还可通过注入锁定振荡 器消除抖动峰化现象和模式抖动。
图13A是示出了常规锁相环的传递函数的特性的曲线图，图13B是 示出了祁^据本发明的锁相环的传递函数的特性的曲线图。
图2所示的抖动J^化现象亦出现于图13A中。然而，具有理想低通 滤波器特征的图13B中完全不显现抖动峰化现象。图13B中的参考标号 ①、②和③表示通过对图7中的笫一至笫四NMOS晶体管NM1至NM4 进行大小控制来得到的传递函数的特性曲线图。在传递函数的特性曲线图 中不显现抖动峰化现象。
如上所述，# 据本发明的时钟同步电路可通过形成锁相环和注入锁定 振荡器来消除抖动峰化现象。此外，由于注入锁定振荡器使用经滤波的振 荡控制电压信号FL—V—CTR,所以PLL时钟信号CLK—PLL及/CLK一PLL中不反映振荡控制电压信号V一CTR的模式抖动.
此外，根据本发明的时钟同步电路可利用稳定的相位/频率锁定操作 来降低功率消耗。
本发明由于通过使用了注入锁定操作的开环系统提供时钟同步电路 而有效消除了抖动峰化现象。另夕卜，本发明可通it^内部时钟信号^Lt成
电压的模式抖动。
此外，本发明可通过使用注入锁定操作、以低的功率消耗改善锁相环 的关于抖动的性能。
尽管已针对特定实施例描述了本发明，但应对于本领域的技术人员显 然的是，在不脱离以下权利要求中限定的本发明的精神和范畴的情况下可 作出各种改变和修改。例如，可基于输入和输出信号的极性改变晶体管和 逻辑门的位置或类型。
权利要求
1. 一种具有时钟同步电路的半导体存储器件，所述时钟同步电路包括锁相环，被配置为检测反馈时钟信号与参考时钟信号之间的相位/频率差以生成对应于所述检测到的相位/频率差的振荡控制电压信号，并生成对应于所述振荡控制电压的所述反馈时钟信号；以及注入锁定振荡单元，被配置为响应于所述振荡控制电压信号而设定自激频率并生成与所述参考时钟信号同步的内部时钟信号。
2. 如权利要求1所述的半导体存储器件，其中所述注入锁定振荡单 元包括滤波单元，被配置为通过对所述振荡控制电压信号滤波来输出经滤波 的控制电压信号；以及注入锁定压控振荡器，被配置为接收所述经滤波的控制电压信号并生 成处于与所述参考时钟信号对应的频率的所述内部时钟信号。
3.如权利要求2所述的半导体存储器件，其中所述滤波单元包括低
4. 如权利要求2所述的半导体存储器件，其中所述注入锁定压控振 荡器包括注入锁定延迟单元，被配置为接收所述经滤波的控制电压信号、所述 参考时钟信号和所述内部时钟信号并输出对应于所述参考时钟信号的输 出时钟信号；以及正常延迟单元，被配置为通过将所述输出时钟信号延迟对应于所述经 滤波的控制电压信号的预定时间来生成所述内部时钟信号。
5. 如权利要求4所述的半导体存储器件，其中所述参考时钟信号与 所述输出时钟信号具有相同的频率。
6. 如权利要求4所述的半导体存储器件，其中所述注入锁定延迟单 元包括输入/输出单元，被配置为接收所述参考时钟信号和所述内部时钟信 号并输出与所述参考时钟信号同步的所述输出时钟信号；负载单元，具有对应于所述经滤波的控制电压信号的负载值；以及偏置单元，被配置为响应于偏置电压而向所述注入锁定延迟单元提供 工作电流。
7. 如权利要求6所述的半导*储器件，其中所述输/NJ输出单元包括第一输入单元，连接于差动输出端子与所述偏置单元之间，并且被配 置为差动地接收所述参考时钟信号；以及第二输入单元，连接于所述差动输出端子与所述偏置单元之间，并且 被配置为差动地接收所述内部时钟信号。
8. 如权利要求l所述的半导体存储器件，进一步包括电平移位单元， 所述电平移位单元被配置为将所述参考时钟信号的电压电平移位至预定 电压电平。
9. 一种时钟同步电路，包括相位/频率检测单元，被配置为检测参考时钟信号与反馈时钟信号之 间的相位/频率差并输出检测信号；电荷泵浦单元，被配置为响应于所述检测信号而执行电荷泵浦操作；控制电压生成单元，被配置为根据所述电荷泵浦操作生成振荡控制电 压信号；压控振荡器，被配置为根据所述振荡控制电压信号生成所述反馈时钟 信号；以及注入锁定振荡器，被配置为响应于所述振荡控制电压信号而设定自激 频率并生成与所述参考时钟信号同步的内部时钟信号。
10. 如权利要求9所述的时钟同步电路，进一步包括第一分频单元，被配置为对所述压控振荡器的所述反馈时钟信号进行 分频并向所^目位/频率检测单元提供所述经分频的反馈时钟信号；以及第二分频单元，被配置为对所述参考时钟信号进行分频并向所勤目位 /频率检测单元提供所述经分频的参考时钟信号。
11. 如权利要求9所述的时钟同步电路，其中所述参考时钟信号与所 述内部时钟信号具有相同的频率。
12. 如权利要求9所述的时钟同步电路，其中所述注入锁定振荡器包滤波单元，被配置为通过对所述振荡控制电压信号滤波来输出经滤波的控制电压信号；以及注入锁定压控振荡器，被配置为接收所述经滤波的控制电压信号并生 成处于与所述参考时钟信号对应的频率的所述内部时钟信号。
13. 如权利要求12所述的时钟同步电路，其中所述滤波单元包括低 通滤波器。
14. 如权利要求12所述的时钟同步电路，其中所述注入锁定压控振 荡器包括注入锁定延迟单元，被配置为接收所述经滤波的控制电压信号、所述 参考时钟信号和所述内部时钟信号并输出对应于所述参考时钟信号的输 出时钟信号；以及正常延迟单元，被配置为通过将所述输出时钟信号延迟对应于所述经 滤波的控制电压信号的预定时间来生成所述内部时钟信号。
15. 如权利要求14所述的时钟同步电路，其中所述参考时钟信号与 所述输出时钟信号具有相同的频率。
16. 如权利要求14所述的时钟同步电路，其中所述注入锁定延迟单 元包括输入/输出单元，被配置为接收所述参考时钟信号和所述内部时钟信 号并输出与所述参考时钟信号同步的所述输出时钟信号；负栽单元，具有对应于所述经滤波的控制电压信号的负载值；以及偏置单元，被配置为响应于偏置电压而向所述注入锁定延迟单元提供 工作电流。
17. 如权利要求16所述的时钟同步电路，其中所述输"输出单元包括第一输入单元，连接于差动输出端子与所述偏置单元之间，并且被配 置为差动地接收所述参考时钟信号；以及第二输入单元，连接于所述差动输出端子与所述偏置单元之间，并且 被配置为差动地接收所述内部时钟信号。
18. 如权利要求9所述的时钟同步电路，进一步包括电平移位单元， 所述电平移位单元被配置为将所述参考时钟信号的电压电平移位至预定电压电平。
19. 一种用于驱动时钟同步电路的方法，所述方法包括在参考时钟信号与反馈时钟信号之间执行相位/频率锁定操作以生成 振荡控制电压信号；并且响应于所述振荡控制电压信号而设定自激频率，并执行注入锁定操作 以生成与所述参考时钟信号同步的内部时钟信号。
20. 如权利要求19所述的方法，其中所述执行所^目位/频率锁定操 作包括输出所述参考时钟信号与所述反馈时钟信号之间的相位/频率差作为 检测信号；响应于所述检测信号而执行电荷泵浦操作； 根据所述电荷泵浦操作生成所述振荡控制电压信号；并且 根据所述振荡控制电压信号生成所述>11馈时钟信号。
21. 如权利要求19所述的方法，进一步包括 对所述参考时钟信号进行分频；并且 对所述^Jt时钟信号进行分频。
22. 如权利要求19所述的方法，其中所述执行所述注入锁定^Mt包括执行对所述振荡控制电压信号的低通滤波操作；并且响应于经滤波的振荡控制电压信号而生成处于与所述参考时钟信号 对应的频率的所述内部时钟信号。
23. 如权利要求22所述的方法，其中所述生成所述内部时钟信号包括接收所述内部时钟信号的反馈信号和所述参考时钟信号以生成对应 于所述参考时钟信号的输出时钟信号；并且通过将所述输出时钟信号延迟对应于所述经滤波的振荡控制电压信 号的预定时间来生成所述内部时钟信号。
24. 如权利要求23所述的方法，其中所述参考时钟信号与所述输出 时钟信号具有相同的频率。
25. 如权利要求19所述的方法，其中所述参考时钟信号与所述内部 时钟信号具有相同的频率。
26. —种时钟同步电路，包括相位/频率检测单元，被配置为检测参考时钟信号与反馈时钟信号之 间的相位/频率差并输出检测信号；电荷泵浦单元，被配置为响应于所述检测信号而执行电荷泵浦操作；控制电压生成单元，被配置为根据所述电荷泵浦^Mt生成振荡控制电压信号；压控振荡器，被配置为生成具有与所述振荡控制电压信号对应的频率的内部源时钟信号；分频单元，被配置为对所述内部源时钟信号进行分频以输出所iL^馈时钟；以及注入锁定振荡器，被配置为响应于所述振荡控制电压信号而设定自激 频率并响应于所述内部源时钟信号而生成内部时钟信号。
27. 如权利要求26所述的时钟同步电路，其中所述压控振荡器包括 多个延迟单元，所述多个延迟单元被配置为生成彼此间有预定相位差的所 述内部源时钟信号。
28. 如权利要求27所述的时钟同步电路，其中所述注入锁定振荡器 包括滤波单元，被配置为通过对所述振荡控制电压信号滤波来输出经滤波 的控制电压信号；以及注入锁定压控振荡器，被配置为接收所述经滤波的控制电压信号并响 应于所述内部源时钟信号而生成所述内部时钟信号。
29. 如权利要求28所述的时钟同步电路，其中所述注入锁定压控振 荡器包括多个注入锁定延迟单元，所述多个注入锁定延迟单元被配置为响 应于所述内部源时钟信号而生成所述内部时钟信号。
30. 如权利要求28所述的时钟同步电路，其中所述注入锁定压控振 荡器包括第一注入锁定延迟单元，被配置为响应于所述经滤波的控制电压信 号、所述内部源时钟信号之一和所述内部时钟信号而生成预内部时钟信号；以及第二注入锁定延迟单元，被配置为响应于所述经滤波的控制电压信 号、所述内部源时钟信号中的另 一个和所述预内部时钟信号而生成所述内 部时钟信号。
全文摘要
一种具有时钟同步电路的半导体存储器件，该时钟同步电路能够使用注入锁定来执行期望的相位/频率锁定操作而不发生抖动峰化现象和振荡控制电压信号的模式抖动。该器件包括这样的锁相环其检测反馈时钟信号与参考时钟信号之间的相位/频率差以生成对应于检测到的相位/频率差的振荡控制电压信号，并生成对应于振荡控制电压信号的反馈时钟信号。注入锁定振荡单元响应于振荡控制电压信号而设定自激频率并生成与参考时钟信号同步的内部时钟信号。
文档编号G11C7/10GK101483060SQ20081017261
公开日2009年7月15日 申请日期2008年11月4日 优先权日2008年1月8日
发明者宋泽相, 尹大健, 权大汉, 金敬勋 申请人:海力士半导体有限公司