专利名称：纠错码控制器和包括该纠错码控制器的存储器系统的利记博彩app
纠错码控制器和包括该纠错码控制器的存储器系统 技术领域本公开涉及一种存储器系统，并且更具体地涉及一种用于检测和纠正存 储在快闪存储器装置中的多比特数据中的错误的系统和方法。要求2007年1月3日提交的韩国专利申请No. 2007-732在35U. S. C. § 119下的优先权，在此通过引用将其全部内容并入这里。
背景技术：
存储器装置通常被分为易失性存储器装置和非易失性存储器装置。在易 失性存储器装置和非易失性存储器装置之间有许多差异。例如，非易失性存 储器装置在该装置断电(powerloss)的情况下，保持所存储的数据。然而， 当断电时，易失性存储器装置释放所存储的数据。易失性存储器装置包括例 如动态随机存取存储器(DRAM)的存储器装置。非易失性存储器装置包括 例如快闪存储器装置、只读存储器(ROM)装置、电可编程只读存储器装置 (EPROM)以及电可纟察除可编程只读(EEPROM)存储器装置。快闪存储器装置具有许多有益特征。例如，尽管不像动态随机存取存储 器(DRAM)那样快，快闪存储器装置也具有较快的读取速度。此外，与硬 盘相比，快闪存储器装置可经受对其自身的更强烈撞击。尽管快闪存储器装 置可以通过电擦除和复写数据，但是与EEPROM不同，快闪存储器装置可以 以块为单位擦除和写入数据。此外，快闪存储器装置成本低于EEPROM。由 于这些和其它这种特征，快闪存储器装置可广泛地用作大容量、非易失性、 固态存储装置。例如，快闪存储器装置一般用于蜂窝电话、数码相机以及数 字录音设备。通常，快闪存储器装置将数据存储在包括浮置栅极晶体管的阵列中。这 些浮栅晶体管被称作单元并且存储比特数据。最初，快闪存储器装置在每个 单元中仅可存储1比特数据。然而，被称作多层单元(MLC)装置的较新的 快闪存储器装置可以通过控制在一个单元的浮置栅极上累积的电荷量来在一 个单元中存储1比特或更多比特。在本公开中，在一个存储器单元中存储1比特数据的快闪存储器装置被称作单层单元(SLC)快闪存储器装置，并且在一个存储器单元中存储M比 特数据的快闪存储器装置称作多层单元(MLC)快闪存储器装置(M为等于 或大于2的正整数)。使用参考电压来读取存储在存储器单元中的数据。具体地，将参考电压 施加到存储器单元的控制栅极，并且根据电流是否流经该单元，确定存储在 该单元中的数据。此外，对于不同层的数据而言，用于读取数据的每个参考 电压的阈电压分布是不同的。例如，用于读取数据'0，的阈电压分布与用于 读取数据'1，的阈电压分布不同。类似地，用于读取数据'01'的阈电压分 布是不同的，用于读取数据'11，的阈电压分布也是不同的，依此类推。用于从快闪存储器装置读取数据的参考阈电压分布的数目取决于在存储 器装置中可存储的数据的比特。即，阈电压分布的数目取决于在存储器装置 中可存储l比特数据、2比特数据、3比特数据、还是4比特数据等。作为例 子，参考图1，两个阈电压分布将用于在一个存储器单元中存储l比特数据。 另一方面，参考图2至4， 2M个阈电压分布将用于在一个存储器单元中存储 M比特数据。例如，4个阈电压分布用于在一个存储单元中存储2比特数据， 8个阈电压分布用于在一个存储器单元中存储3比特数据，以及16个阈电压 分布用于在一个存储单元中存储4比特数据。因而，随着存储在一个存储器 单元中的数据比特的数目增加，将使用更多的阈电压分布。接着随着阈电压分布的数目增加，用于从单元中读取数据的总的阈电 压增加。然而，如本领域公知的，在升高存储器单元的阈电压方面存在限制。 换句话说，存储器单元的阈电压应该分布在预定电压范围之内。这意味着， 与在一个存储器单元中存储的数据比特的数目无关，电压阈值分布应当分布 在预定电压范围之内。由于这个原因，如图2至图4所示，邻近的阈电压可 能互相重叠。由于邻近的阈电压分布重叠，所读取的数据可能包括许多错误 比特(例如，几个错误比特或几十个错误比特)。随着存储在一个存储器单元 中的数据比特的数目增加，这种现象将更棘手。另外，由于各种其它原因诸 如例如电荷损失(charge loss)、时间消逝、温度增加、在对邻近单元进行 编程时产生的耦合、邻近单元的读取操作以及其它的单元缺陷，邻近阈电压 分布也可能重叠。发明内容本公开的一个方面包括一种快闪存储器装置的ECC (纠错码)控制器， 该快闪存储器装置存储M比特数据(M为大于或等于2的正整数)。该ECC 控制器包括第一 ECC块以及第二 ECC块，该第一 ECC块根据第一纠错方法 从将要存储在快闪存储器装置中的程序数据产生第一 ECC数据，该第二 ECC 块根据第二纠错方法从自第一 ECC块输出的第一 ECC数据和程序数据产生 第二ECC数据，程序数据、第一ECC数据以及第二ECC数据被存储在快闪 存储器装置中。本公开的另一方面包括存储器系统。该存储器系统包括存储M比特数据 (M为大于或等于2的正整数)的快闪存储器装置和控制该快闪存储器装置 的存储器控制器，其中该存储器控制器包括ECC控制器，该ECC控制器使 用第一纠错方法和第二纠错方法对将要存储在快闪存储器装置中的数据进行 编码。本公开的另 一方面包括存储器系统。该系统包括存储M比特数据(M为 大于或等于2的正整数)的快闪存储器装置和控制该快闪存储器装置的存储 器控制器，其中该存储器控制器包括第一ECC块、第二ECC块和第三ECC 块，该第一 ECC块从将要存储在快闪存储器装置中的程序数据产生CRC (循 环冗余校验)值并且输出第一数据样式(datapattem)，该第二ECC块^4居第 一纠错方法从第 一数据样式产生第一 ECC数据并且输出第二数据样式，以及 该第三ECC块根据第二纠错方法从第二数据样式产生第二 ECC数据并且输 出第三数据样式。本^^开的又一方面包括一种用于纠正存储在快闪存储器装置中的M比特 数据(M为大于或等于2的正整数)的错误的方法。该方法包括根据第一纠 错方法从将要存储在快闪存储器装置中的程序数据产生第一 ECC数据，根据 第二纠错方法从自第一 ECC块输出的第一 ECC数据和程序数据产生第二 ECC数据，该程序数据、第一 ECC数据以及第二 ECC数据被同时存储在快 闪存储器装置中。本公开的另 一方面包括一种用于纠正存储在快闪存储器装置中的M比特 数据(M为大于或等于2的正整数)的错误的方法。该方法包括从将要存储 在快闪存储器装置中的程序数据产生CRC (循环冗余校验)值并且输出第一 数据样式，根据第 一纠错方法从第 一数据样式产生第一 ECC数据并且输出第二数据样式，以及根据第二纠错方法从第二数据样式产生第二 ECC数据并且 输出第三数据样式，包括程序数据、CRC值、第一 ECC数据以及第二 ECC 数据的第三数据样式被存储在快闪存储器装置中。
为了提供本公开的进一步的理解而将附图包括在内，并且附图被并入并且构成说明书的一部分。附图示出本公开的示例性实施例，并且与说明书一 起用于解释本公开的原理。在附图中图1为示出存储l比特数据的通用快闪存储器单元的阈电压分布的视图； 图2为示出存储2比特数据的通用快闪存储器单元的阈电压分布的视图； 图3为示出存储3比特数据的通用快闪存储器单元的阈电压分布的视图； 图4为示出存储4比特数据的通用快闪存储器单元的阈电压分布的视图； 图5为根据示例性公开的实施例的存储器系统的示意性框图； 图6为根据示例性公开的实施例的在图5中示出的ECC控制器的示意性 框图；图7为示出根据示例性公开的实施例的由图6中示出的ECC控制器处理 的数据改变的视图；以及图8为示出根据可替代的示例性公开的实施例的ECC控制器的示意性框图。具体实施例下面将参考附图更详细地描述本公开的示例性实施例。然而，本公开可 以以不同形式实施，并且本公开不应被解释为限于这里提出的实施例。更确 切的，提供这些实施例使得该公开将是彻底的和完整的，并且使得该公开将 把本公开的范围充分地传达给本领域技术人员。贯穿全文，相同的参考数字 表示相同的元件。在描述中，将快闪存储器装置示例性地用作非易失性存储器装置以解释 本公开的特性和功能。本领域普通技术人员从这里作出的描述，将容易理解 其它优势和性能。本公开可以通过其它实施例实现或应用。图5为根据示例性公开的实施例的存储器系统的示意性框图。参考图5, 该存储器系统包括快闪存储器装置100以及存储器控制器200。该快闪存储器装置100在存储器控制器200的控制下操作以每单元存储M比特数据。这 里，该M比特数据包括2比特数据、3比特数据以及4比特数据。根据示例 性实施例，快闪存储器装置100可以是NAND快闪存储器装置。然而，本领 域普通技术人员将理解快闪存储器装置100不限于NAND快闪存储器装置。 例如，可使用诸如NOR快闪存储器装置、PRAM以及MRAM的非易失性存 储器装置来实现快闪存储器装置100。该存储器控制器200基于主机300的请求而控制快闪存储器装置100。 此外，存储器控制器200包括主机接口 210、快闪接口 220、处理单元230以 及ECC控制器240。该主机接口 210提供与主机300的接口 。该快闪接口 220 提供与快闪存储器装置100的接口 。处理单元230整体上控制存储器控制器 200的操作。在示例性实施例中，主机300以及存储器控制器200可经由诸 如NOR接口、 NAND接口、外围组件互连(PCI)、 ISO、通用串行总线(USB) 或任何其它这种接口的各种接口而进行通信。此外，快闪存储器装置100以 及存储器控制器200可经由公知的NAND/NOR接口相互通信。此外，在示 例性公开的实施例中，快闪存储器装置100以及存储器控制器200可构成诸 如快闪存储器卡和智能卡的存储器卡。而且，存储器控制器200可以直接安 装在个人计算机(PC)的主板上。同时，在快闪存储器装置用作緩沖器存储 器的情形中，存储器控制器200可用作硬盘驱动器(HDD)的緩冲器控制器。仍参考图5, ECC控制器240产生将要存储在快闪存储器装置100中的 纠错码(ECC)数据。该ECC数据可用于许多用途。例如，ECC数据用于检 测和/或纠正错误。具体地，通过使用ECC数据，ECC控制器240检测和纠 正从快闪存储器装置IOO读取的数据中的错误。在示例性实施例中，ECC控 制器240使用两级纠错方案。第一纠错方案可用于从将要存储在快闪存储器 装置100中的数据产生作为ECC数据的线性块码。而且，该线性块编码可用 于检测和纠正在从快闪存储器装置100读取的数据中的错误。该第一纠错方 案被称为线性块编码方法。然而，本领域技术人员将理解在不脱离本公开 的范围的情况下，可以使用除了该线性块方法以外的其它纠错方案。此外， 第二纠错方案用作如，例如最大似然(ML)方法。该ML方法为一种具有低 错误概率的读取数据的编码和解码方法。在示例性实施例中，ECC控制器240包括第一ECC块242。块242执行 线性块编码方法。ECC控制器240还包括第二ECC块244,该第二 ECC块244执行ML方法。具体地，第一ECC块242根据线性块编码方法从自主机 300传输的数据(被称作程序数据)产生第一 ECC数据。而且，第二 ECC块 244根据ML编码方法从自第一ECC块242输出的数据(即，程序数据和第 一 ECC数据)产生第二 ECC数据。从第二 ECC块244输出的数据(程序数 据、第一ECC数据以及第二ECC数据)经由快闪接口 220被存储在快闪存 储器装置100中。在读取操作期间，从快闪存储器装置IOO读取的数据(包括程序数据、 第一ECC数据以及第二ECC数据)经由快闪接口 220被传递到第二ECC块 244。第二 ECC块244根据ML方法#:测和/或纠正所接收的数据(包括程序 数据、第一ECC数据以及第二ECC数据)的错误。然后，将通过ML方法 如此纠正的数据传输至第一 ECC块242。该第一 ECC块242根据线性块解码 方法检测和/或纠正从第二 ECC块240输出的数据(包括程序数据和第一 ECC 数据)的错误。然后，从第一ECC块242输出的数据经由主机接口 210被传 專命至主才几300。如上所述，所公开的ECC控制器240根据ML方法具有低错误概率地从 快闪存储器装置IOO读取数据，并且根据线性块编码方法具有低错误概率地 检测和纠正所读取的数据的错误。这两级纠错方案可以使得更准确地读取多 比特数据。图6为根据示例性公开的实施例的在图5中示出的ECC控制器的示意性 框图。参考图6,该ECC控制器240包括第一 ECC块242和第二 ECC块244。 在示例性实施例中，第一ECC块242根据线性块编码方法操作，并且包括线 性块编码器242a和线性块解码器242b。类似地，第二 ECC块244根据ML 编码方法操作，并且包括ML编码器244a和ML解码器244b。第一 ECC块242的线性块编码器242a根据线性块编码方法从自主机300 传输的数据(被称作程序数据)产生第一 ECC数据。第二 ECC块244的ML 编码器244a根据ML编码方法从自第一 ECC块242的编码器242a输出的数 据(即，程序数据和第一ECC数据或数据样式)产生第二ECC数据"ECC2"。 此外，从第二ECC块244的ML编码器244a输出的数据(程序数据、第一 ECC数据以及第二ECC数据)(或数据样式)经由快闪接口 220被存储在快 闪存储器装置100中。任何本领域公知的方法可用于将如此编码的数据传输 和存储至快闪存储器装置中。在读取操作中，从快闪存储器装置100读取的数据(包括程序数据、第一 ECC数据以及第二 ECC数据)经由快闪接口 220被传递到第二 ECC块240 的ML解码器244b。第二 ECC块240的ML解码器244b根据ML方法检测 和纠正所接收的数据(包括程序数据、第一 ECC数据以及第二 ECC数据) 的错误。具体地，ML解码器244b检测低错误概率的数据。即，通过ML解 码器244b获得具有低错误概率的数据。以这样方式获得的数据的错误可由 ML解码器244b部分地纠正。同样，因为从快闪存储器IOO输出的数据开始 就具有低错误概率，所以以这种方式获得的数据在不需要纠错的情况下就可 以输出。第一 ECC块242的线性块解码器242b根据线性块解码方法检测和 纠正/人第二 ECC块240的ML解码器244b输出的数据(包括程序数据和第 一 ECC数据)的错误。从第一 ECC块242的线性块解码器242b输出的数据 经由主才几4妻口 210净皮传送至主片几300。在示例性实施例中，可以纠正数十至数百比特的第一 ECC块242产生线 性码作为ECC码。线性码的一些例子包括重复码、奇偶校验码、循环码、汉 明码、格雷(Golay)码、里德-所罗门(Reed-solomon)码、博斯-乔赫里-雷克文黑 姆(Bose，Ray-Chaudhuri，Hocquenghem(BCH))码以及里德-密勒(Reed-Muller) 码。此外，第二ECC块244的ML编码器244a将奇偶校验数据添加到从第 一 ECC块242的线性块编码器242a输出的数据。当添加奇偶校验数据时， 准确读取原始数据的概率增加。例如，假设将要读取的数据为'1011，，存在 很大的可能性将原始数据'1011，读作数据'1010，或数据'1100，。然而， 当ML编码器244a将奇偶校验数据添加至数据'1011，时，在读取数据'1011， 的操作期间将原始数据'1011，错误地读作数据'1010，或'1100，的可能 性降低，而且在读取数据'1011，的操作期间没有改变地读取原始数据'1011， 的可能性增加。在图7中示出该现象。对于本领域普通技术人员而言显而易 见的是第二ECC块244不限于ML方法。例如，可使用诸如例如美国专利 No.7，023,735中描述的分段读取方式(fractional read manner)的其它纠错方 法来实现第二ECC块244。因此，如上所述，通过低错误概率地读取数据并 且纠正所读取的数据的错误，可以准确地读取原始多比特数据。对于本领域普通技术人员来说显而易见的是在不脱离本公开的范围的 情况下，可以以各种方式修改ECC控制器240。例如，可配置ECC控制器 240以经由CRC检测被传输至主机300的数据中的错误的存在。参考图8,根据另一示例性实施例的ECC控制器400包括第一 ECC块410、第二 ECC 块420以及第三ECC块430。第一 ECC块410包括编码器411和解码器412, 该编码器411从所接收的数据产生CRC值(即，校验和值)，以及该解码器 412用于检测从第二 ECC块420输出的数据中的错误的存在。由于第二 ECC 块420和第三ECC块430对应于在图6中示出的块242和244,所以将省略 对其的描述。在示例性实施例中，尽管未示出，快闪存储器装置100包括包含至少两 个存储区域的存储器单元阵列。第一存储区域(主单元区域)可用于存储从 主机传输的数据。第二存储区域(备用(spare)区域)可用于存储与存储在 主单元区i或中的凌丈据相关的ECC凄t据(ECC1+ECC2或CRC+ECC1+ECC2 )。 此外，属于主单元区域的各个单元可存储多比特数据。另一方面，属于备用 单元区域的各个单元可存储单比特数据。同样，主单元区域可存储数据和处 于多比特状态的ECC数据。所公开的存储器控制器可用于读取数据并将数据写入至存储器装置的任 何系统中。此外，通过使用两级纠错方案，所公开的存储器控制器可比其它 存储器控制器更准确地读取多比特数据。书意图覆盖落入本发明的真实精神和范围之内的所有这样的修改、改进以及 其它实施例。因而，在法律所许可的最大范围内，本发明的范围将由所附权利要求书和其等价物的最宽的容许解释来确定，并且不应受限于或限制于前 述详细描述。
权利要求
1. 一种快闪存储器装置的纠错码ECC控制器，该快闪存储器装置存储M比特数据(M为大于或等于2的整数)，该ECC控制器包括第一ECC块，其根据第一纠错方法从将要存储在该快闪存储器装置中的程序数据产生第一ECC数据；以及第二ECC块，其根据第二纠错方法从自该第一ECC块输出的该第一ECC数据和该程序数据产生第二ECC数据，该程序数据、该第一ECC数据以及该第二ECC数据被存储在该快闪存储器装置中。
2. 如权利要求1所述的控制器，其中，该第二ECC块使用该第二纠错方 法对从该快闪存储器读取的数据进行解码，以及该第一 ECC块使用该第一纠 错方法对从该快闪存储器读取的数据进行解码。
3. 如权利要求1所述的控制器，其中，该第一纠错方法为线性块方法， 以及该第二纠错方法为最大似然ML方法。
4. 如权利要求1所述的控制器，其中，该第二ECC块通过将奇偶校验数 据添加至该程序数据和该第一 ECC数据而产生该第二 ECC数据。
5. 如权利要求1所述的控制器，其中，该快闪存储器装置为NAND快闪 存储器装置、NOR快闪存储器装置、相变随机存取存储器PRAM装置和磁阻随 机存取存储器MRAM装置中的一个。
6. —种存储器系统，包括快闪存储器装置，其存储M比特数据(M为大于或等于2的正整数)；以及存储器控制器，其控制该快闪存储器装置，其中，该存储器控制器包括ECC控制器，该ECC控制器使用第一纠错方 法和第二纠错方法对将要存储在该快闪存储器装置中的数据进行编码。
7. 如权利要求6所述的系统，其中，该第一纠错方法为线性块方法，以 及该第二纠错方法为最大似然ML方法。
8. 如权利要求7所述的系统，其中，该ECC控制器包括第一 ECC块，其根据该线性块方法从将要存储在该快闪存储器装置中的 程序数据产生第一ECC数据；以及第二 ECC块，其根据该最大似然方法从自该第一 ECC块输出的该第一 ECC数据和该程序数据产生第二ECC数据，该程序数据、该第一ECC数据以及该 第二 ECC数据被同时存储在该快闪存储器装置中。
9. 如权利要求8所述的系统，其中，该第二ECC块通过使用在从该快闪 存储器装置读取的数据中包括的该第二 ECC数据来纠正从该快闪存储器装置 读取的数据的错误，并且该第一 ECC块使用在从该第二 ECC块输出的读取数 据中包括的该第一 ECC数据来纠正该读取数据的错误。
10. 如权利要求8所述的系统，其中，该第二ECC块通过将奇偶校验数 据添加至该程序数据和该第一 ECC数据而产生该第二 ECC数据。
11. 如权利要求8所述的系统，其中，该快闪存储器装置包括存储该程 序数据的第一存储区域、以及存储该第一 ECC数据和该第二 ECC数据的第二 存储区域。
12. 如权利要求11所述的系统，其中，该第一存储区域的各个存储器单 元存储M比特数据，并且该第二存储区域的各个存储器单元存储1比特数据。
13. 如权利要求6所述的系统，其中，该存储器控制器安装在计算系统 的主板上。
14. 如权利要求6所述的系统，其中，该快闪存储器装置和该存储器控 制器构成存储器卡。
15. —种存储器系统，包括快闪存储器装置，其存储M比特数据(M为大于或等于2的正整数)；以及存储器控制器，其控制该快闪存储器装置， 其中该存储器控制器包括第一 ECC块，其从将要存储在该快闪存储器装置中的程序数据产生 CRC (循环冗余校验)值并且输出第一数据样式；以及第二ECC块，其根据第一纠错方法从该第一数据样式产生第一 ECC 数据并且输出第二数据样式；以及第三ECC块，其根据第二纠错方法从该第二数据样式产生第二 ECC 数据并且输出第三数据样式。
16. 如权利要求15所述的系统，其中，该第一纠错方法为线性块方法， 以及该第二纠错方法为最大似然ML方法。
17. 如权利要求15所述的系统，其中，该第三ECC块使用包括在从该快闪存储器装置读取的数据中的该第二 ECC数据来纠正从该快闪存储器装置读 取的数据的错误，该第二 ECC块使用包括在从该第三ECC块输出的读取数据 中的该第一 ECC数据来纠正该读取数据的错误，并且该第一 ECC块使用包括 在从该第二 ECC块输出的读取数据中的CRC值来检测该读取数据是否具有错 误。
18. 如权利要求17所述的系统，其中，该第三ECC块通过将奇偶校验数 据添加至该第二数据样式来产生该第二 ECC数据。
19. 如权利要求17所述的系统，其中，该快闪存储器装置包括存储该 程序数据的第一存储区域；以及存储该CRC值、该第一 ECC数据以及该第二 ECC数据的第二存储区域。
20. 如权利要求19所述的系统，其中，该第一存储区域的各个存储器单 元存储M比特数据，以及该第二存储区域的各个存储器单元存储1比特数据。
21. —种用于纠正存储在快闪存储器装置中的M比特数据(M为大于或 等于2的正整数)的错误的方法，该方法包括根据第一纠错方法，从将要存储在该快闪存储器装置中的程序数据产生 第一ECC数据；以及根据第二纠错方法，从自第一 ECC块输出的该第一 ECC数据和该程序数 据产生第二ECC数据，该程序数据、该第一ECC数据以及该第二ECC数据被 同时存储在该快闪存储器装置中。
22. 如权利要求21所述的方法，还包括使用包括在从该快闪存储器装置读取的数据中的该第二 ECC数据来纠正 从该快闪存储器装置读取的数据的错误；以及使用包括在从第二 ECC块输出的读取数据中的该第一 ECC数据来纠正该 读取数据的错误。
23. 如权利要求21所述的方法，其中，该第一纠错方法为线性块方法， 以及该第二纠错方法为最大似然ML方法。
24. 如权利要求21所述的方法，其中，该第二ECC数据是通过将奇偶校 验数据添加至该程序数据和该第一 ECC数据而产生的。
25. 如权利要求21所述的方法，其中，该快闪存储器装置是NAND快闪 存储器装置、NOR快闪存储器装置、PRAM以及匿AM中的一个。
26. 如权利要求21所述的方法，还包括将该程序数据存储在该快闪存储器装置的第一存储区域中，以及将该第一 ECC数据和该第二 ECC数据存储在该快闪存储器装置的第二存储区域中。
27. 如权利要求26所述的方法，还包括将M比特数据存储在该第一存储 区域的各个存储器单元中，以及将l比特数据存储在该第二存储区域的各个 存储器单元中。
28. —种用于纠正存储在快闪存储器装置中的M比特数据(M为大于或 等于2的正整数)的错误的方法，该方法包括从将要存储在该快闪存储器装置中的程序数据产生CRC (循环冗余校验) 值并且输出第一数据样式；根据第一纠错方法，从该第一数据样式产生第一 ECC数据并输出第二数 据样式；以及根据第二纠错方法，从该第二数据样式产生第二 ECC数据并输出第三数 据样式，包括该程序数据、该CRC值、该第一ECC数据以及该第二ECC数据 的该第三数据样式^^皮存储在快闪存储器装置中。
29. 如权利要求28所述的方法，还包括使用包括在从该快闪存储器装置中读取的数据中的该第二 ECC数据来纠 正从该快闪存储器存储装置读取的数据中的错误；使用包括在从第三ECC块输出的读取数据中的该第一 ECC数据来纠正该 读取数据的错误；以及使用包括在从第二 ECC块输出的读取数据中的该CRC值来检测该读取数 据是否具有错误。
30. 如权利要求28所述的方法，其中，该第二ECC数据是通过将奇偶校 验数据添加至该第二数据样式而产生的。
31. 如权利要求28所述的方法，还包括将该程序数据存储在该快闪存储器装置的第一存储区域中，以及将该 CRC值、该第一 ECC数据以及该第二 ECC数据存储在该快闪存储器装置的第 二存储区域中。
32. 如权利要求31所述的数据，还包括将M比特数据存储在该第一存储 区域的各个存储器单元中，以及将l比特数据存储在该第二存储区域的各个 存储器单元中。
全文摘要
提供了一种快闪存储器装置的ECC(纠错码)控制器，该快闪存储器装置存储M比特数据(M为大于或等于2的正整数)，该ECC控制器包括第一ECC块以及第二ECC块，该第一ECC块根据第一纠错方法从将要存储在该快闪存储器装置中的程序数据产生第一ECC数据，该第二ECC块根据第二纠错方法从自第一ECC块输出的第一ECC数据和程序数据产生第二ECC数据，程序数据、第一ECC数据以及第二ECC数据被存储在该快闪存储器装置中。
文档编号G11C29/42GK101256842SQ20081009200
公开日2008年9月3日 申请日期2008年1月3日 优先权日2007年1月3日
发明者孔骏镇, 李润泰, 洪始勋 申请人:三星电子株式会社