专利名称：带有钟控读出放大器的存储器的利记博彩app
技术领域：
本发明涉及电路，尤其是，涉及存储器电路。
背景技术：
主要由于制造存储器电路中使用的工艺的不断縮放，存储器电路 不断地具有越来越多的存储位。縮放比例小于0.1微米的特征尺寸，其 减小了晶体管尺寸和供电电压，还由此产生具有提供不同的信号强度 的存储单元的存储器阵列。不同强度在操作速度上有不利的影响，其
通常直接关系到执行一个读操作所需要的时间。在操作频率超过l千兆 赫兹时尤其恶化。为了保持一个给定的速度要求，存储器电路通常将 一定数量的时间分配给用于执行读操作所需要的多种元素中的每个。 时间分配主要是从有效地址到使能字线的时间，在位线上完成充足的 信号的时间，从读出到位线上的信号到提供输出的时间，以及为下次
使能字线的准备中预充电(precharge)的时间。提高速度的典型方法 是设法减少以响应有效地址为开始的周期的这些操作需要的时间。随 着晶体管切换的速度由于縮放比例而提高，这对提供速度提高是有效 的。然而，速度不仅依赖于晶体管切换的速度，还依赖于存储单元的 强度。然而，存储单元的强度不是统一的，有时一些单元很弱不能满 足速度的需求，该特定的器件必须被认为是有缺陷的。
因此，需要减少有缺陷的器件的数量，并且用縮放比例保持速度 的提高。
通过下面结合以下附图的优选实施例的细节描述，对于所属领域 技术人员，前述的和进一步的和更多的本发明的特定目的和优点将变得显而易见
图l是依据本发明的一个实施例的存储器电路；以及 图2是有利于理解图1中的存储器电路的操作的时序图。
具体实施例方式
一方面，存储器电路通过使能读出放大器来开始时钟周期，然后， 在同一个周期中，随后使能用于下一周期的地址。要被读出的信号出 现在位线或者位线对上。用于展开信号的更长的时间产生了更大的信 号。效果是如果对于展开信号，更多的时间是可用的，那么较弱的存 储器单元的逻辑状态更容易读出。随着读出放大器通过时钟周期的开 始被使能，用于展开信号的时间可以基于时钟周期的速度而变化。进 一步地，如果其他用于读的诸如预充电或者驱动响应于地址的字线的 操作是较快的，那么有更多的时间用于展开位线上的信号。结果是具 有较快的切换速度的器件能够产生更多的用于信号展开的时间，从而 能够检测较弱的存储器单元的逻辑状态。通过参考附图和下面的说明 能够更好的理解。
图l中所示的是具有操作性能高于l千兆赫兹并且由至少一些栅极 长度小于0.1微米的晶体管制成的存储器电路10，其包括存储器阵列12、 被耦合到阵列12的行解码器14、被耦合到阵列12的列解码器16、被耦 合到阵列12的预充电电路18、被耦合到列解码器16的读出放大器20、 被耦合到列解码器16的写驱动器22、被耦合到行解码器14和列解码器 16的地址寄存器24、以及对外部时钟Csys作出响应的用于为地址寄存器 24、预充电电路18、写驱动器22和读出放大器20生成时钟信号的时钟 生成器26。如图1所示，存储器阵列12中是存储器单元28、 30、 32和34; 字线36和38;以及位线40和42。存储器单元28和30被连接到字线36。 存储器单元34和32被连接到字线38。存储器单元28和34被连接到位线 40。存储器单元30和32被连接到位线42。存储器阵列12具有更多未示 出的位于更多字线和位线的交叉点的存储器单元。对于存储器阵列， 具有数以亿计的存储单元并非是异常的。存储器阵列12以及解码器14和16的操作无须是什么不平常的事情，而可以是诸如DRAM， SRAM或 者非易失性存储器的普通的存储器。在SRAM的情况下，每个位线40 和42都可以是沿着列被连接到存储器单元的互补位线对。
在一个典型的存储器电路形式中，地址寄存器24接收外部地址， 然后提供列地址C0Ladd给列解码器16，提供行地址ROWadd给行解码 器14。通过行地址选择的字线使能沿着行的单元，并且所述单元展开 在与其连接的一或多个位线上的信号。列解码器16将被展开的信号耦 合到读出放大器，所述读出放大器在被选择的一或多个位线上读出被 展开的信号并提供相应于所述被发展的信号的输出和读出放大器输出 的数据。
然而，读操作的时序提供了关于速度，存储单元信号读出裕量， 以及不必由于具有较弱的存储器位而被认为是有缺陷的设备的好处。 通过参考在图2中的时序图中显示的信号有助于时序的描述。周期l以 外部时钟Csys开始，其也通常被称为系统时钟，并切换到逻辑高。在这 个示例中，周期l正结束一个写操作并开始一个读操作。周期l的开始 使得时钟生成器26使能写使能时钟Cwe，所述写使能时钟Cwe使得写驱 动器将信号中的数据耦合到数据总线D上的列解码器16。列解码器16 响应在前一周期接收到的列地址COLadd，使得数据被写到在前一周期 被选择的位线上。字线类似地通过前一周期中接收到的行地址ROWadd 被选择。当写使能时钟Cwe返回到它的未使能状态下，完成写操作。在 这个示例中，逻辑高被认为是使能，逻辑低被认为是未使能，但是对 于一或多个操作，这可以是相反的。
在周期l中的写使能时钟的上升边缘导致预充电时钟Cpc的生成。 存储器阵列12的位线在预充电时钟Cpc的逻辑高期间被预充电。写使能 时钟Cwe的上升边缘还导致地址时钟Cadd的生成。地址时钟Cadd的生 成导致行地址ROWadd将被耦合到行解码器14，所述行解码器14依次导 致存储器阵列12的字线被选择。沿着被选择的字线的存储器单元通过展开在其连接的所述位线上的信号来响应。在一段时间后，所述列地
址COLadd被耦合到列解码器16，所述列解码器16将被选择的位线耦合 到读出放大器20。然而，读出放大器20未被使能直到下一个周期，周 期2的开始。当周期2开始时，时钟生成器26通过在逻辑高状态提供读 出放大器使能时钟Csa来响应。读出放大器20通过读出逻辑状态进行响 应并提供相应的数据输出信号，所述逻辑状态通过在被选择的位线上 的被展开的信号来表示。读出放大器20因此提供相应于存储器单元的 逻辑状态的输出，所述存储器单元通过周期l中的外部地址在下一周期 开始时被选择，所述下一周期在这种情况下指的是周期2。时钟生成器 26还通过终止地址时钟Cadd来响应周期2的开始，所述地址时钟Cadd 通过未使能行和列地址时钟RO Wadd和COLadd来为使能行解码器14和 列解码器16。因此，虽然读操作和写操作两者重叠时钟边缘，读操作 或写操作的整体时间不超过一个周期的时间。
随着读操作的继续，时钟生成器26通过提供用于预充电存储器阵 列12的位线的预充电时钟Cpc来响应读出放大器使能时钟Csa的上升边 缘。列解码器16和行解码器14在预充电操作中被未使能。时钟生成器 26通过使能地址时钟Cadd来响应读出放大器使能时钟Csa的使能。地址 寄存器24通过提供行地址ROWadd来响应地址时钟Cadd的使能，所述行 地址ROWadd由外部地址导出到行解码器14，所述行解码器14通过使能 被行地址ROWadd选择的字线来依次响应。沿着所述被选择的字线的存
储器单元开始展开代表在与其连接的位线上逻辑状态的信号。列解码 器16将被选择的位线耦合到读出放大器20以响应列地址COLadd，所述 列地址COLadd由地址寄存器24提供而且由外部地址导出。在使能行解 码器14和列解码器16的同时，在所述位线上的信号继续展开。周期3的 开始导致时钟生成器26使能读出放大器使能时钟Csa，所述读出放大器 使能时钟Csa导致读出放大器20检测在所述被选择的位线上被展开的 信号，并导致其提供数据输出信号以对应于周期2中由外部地址选择的 单元。时钟生成器26通过终止地址时钟Cadd来响应周期3的开始。时钟生 成器26通过使能预充电时钟Cpc和地址时钟Cadd来响应使能的读出放 大器使能时钟。预充电时钟Cpc使能预充电电路18来给存储器阵列12的 位线预充电。预充电时钟Cpc的终止是自定时的。尽管地址时钟Cadd 响应读出放大器使能时钟Csa，地址时钟Cadd被延迟，使得在存储器阵 列中的存储器单元响应于行地址ROWadd而被使能之前完成所述位线 的预充电。当地址时钟在周期3中被使能时，通过作为外部地址所选择 的被选择的字线和位线上的所选择的单元展开信号。直到下一周期的 开始，在所述被选择的位线上的信号的展开不被终止。下一周期产生 读出放大器使能时钟Csa的使能以及代表在周期3中被选择的存储器单 元的逻辑状态的数据的输出。
这个特定的实施例的效果是，当前时钟的开始，如系统时钟Csys 指示的，开始以使能所述读出放大器为起始的一系列操作，所述读出 放大器提供表示在前一周期通过外部提供的被选择的存储器单元的逻 辑状态的信号。还为了响应当前周期的开始，但是发生在读出之后， 使能被选择的字线使得位线上的信号可以被连续的展开，直到下一周 期的开始。
这种方法有几个好处。在一个典型的存储器中，当沟道长度比用 于特定生产工艺的平均值短时，产生了用于给定工艺的较高的速度。 较短的沟道长度的结果是加快了切换速度，其对于縮短寻址、解码和 预充电需要的时间是有效果的。然而，另一方面，对于开关晶体管， 较短的沟道长度还可以关联具有较弱的信号强度的较弱的存储器单 元。因此，用于在位线上展开充足的信号的时间增加了。在描述的示 例中，诸如预充电、寻址以及解码的操作的速度都提高了，使得在周 期中信号展开开始的较早，且所述信号展开持续到下一周期开始。因 此，有更多的时间用于信号展开，这使得较弱的单元能够展开用于读 出所需要的信号。然而，这些同样的单元，也许不能在用于展开信号 而分配的典型的时间内展开需要的信号。另一个好处是，具有弱的单元的设备能够延长它的周期使得为信 号展开提供更多的时间。因此，代替作为是有缺陷的，设备只需以更 长的周期时间来操作。在用于信号展开的时间是自定时的情况下，实 际上延长周期时间不能为信号展开提供更多的时间。在所有位都强壮 的情况下可以有类似的好处产生，使得用于展开充足的信号的时间比 平均值更短。在这种情况下，可以縮短周期，使得由于比一般的设备 快，所述设备可以被特殊化。较快的设备通常卖的更多。如果用于信 号展开的时间是自定时的，减少周期时间则将从诸如预充电的一些其 他的操作中带走时间，而其也许是不能被减少的。
此外，通常的在位线上的信号展开是高灵敏度的操作，因此在操 作中信号裕量可能是重要的。操作的裕量可以简单地通过增加周期时 间来实现。然而，如果信号展开是自定时的，增加周期对于增加用于 信号展开的裕量是没有效果的，而是增加了对诸如预充电的通常被更 紧密控制而且对裕量需求较小的操作的裕量。
在本示例中，提供在一个周期中的地址事实上用于存储器中的位 置，其被提供以响应进入下一周期。在读周期之前的最后一个写周期 可以被用于提供所述位置的地址，所述位置将在第一读周期中被读取。 这避免了在一系列读周期的开始浪费周期，或者避免需要两个读周期 来执行单个读周期。也可以使用用于执行写入的除了所示之外的其它 替代物。
对于本领域技术人员，此处出于说明的目的对实施例的不同的其 它变化和修改的选择是容易发生的。例如，所述外部地址可以是多路 复用的，其中行地址先被接收，接着是列地址。在这种情况下，图2 所示的地址时钟将仍表示字线被使能的整个时间，使得展开信号。所
示的存储器10只有单个存储器阵列12,但是存储器10可以有很多需 要外部地址的额外的解码的其它存储器阵列。读出放大器20被描述为提供单个数据输出信号，但是其可以提供很多的输出信号。此外，所
述选择了单个存储器单元，但是也可以选择不止一个与阵列12—样或
者是其它未示出的阵列的单元。预充电的类型未指定，通常是正电源 电压，但是也可以被选择为一些其它的电压。对不脱离本发明的精神 的变化和修改这样的扩展，它们将被包括在仅由下列权利要求的公正 的解释而确定的范围内。
权利要求
1. 一种存储器，包括具有多个列位线和相交的多个行字线的存储器阵列；以及耦合到所述存储器阵列的控制电路，所述控制电路用于在连续的存储器周期中连续地存取所述存储器阵列中预定位的位置，所述控制电路在预定存储器周期的开始读出在所述存储器阵列中的数据，其中所述存储器周期的时序由单个外部时钟边缘来确定。
2. 如权利要求l所述的存储器，其中在单个存储器周期中，所述 存储器至少执行以下功能读出、预充电所述位线、寻址以及展开将 被读出的信号。
3. 如权利要求l所述的存储器，其中所述存储器是SRAM。
4. 如权利要求l所述的存储器，其中所述存储器是DRAM。
5. 如权利要求l所述的存储器，其中所述存储器以大于lGHz的时 钟周期操作。
6. 如权利要求l所述的存储器，其中所述存储器的位由栅极长度 小于0.1微米的晶体管实现。
7. 如权利要求l所述的存储器，其中，每个连续的存储器周期包 括的时段不超过所述存储器的系统时钟的单个时段。
8. 如权利要求l所述的存储器，进一步包括，所述存储器阵列中 的数据被定位于前一个存储器周期中由所述控制电路提供的地址。
9. 一种存储器，包括具有多个列位线和相交的多个行字线的存储器阵列；以及 耦合到所述存储器阵列的控制电路，所述控制电路用于在连续的 存储器周期中连续地存取所述存储器阵列中预定位的位置，所述控制 电路控制所述存储器在单个存储器周期中至少执行以下的功能最初 读出所述存储器，然后预充电所述的多个列位线，寻址所述存储器并 展开将被读出的信号。
10. 如权利要求9所述的存储器，其中所述存储器是SRAM。
11. 如权利要求9所述的存储器，其中所述存储器是DRAM。
12. 如权利要求9所述的存储器，其中所述存储器以大于lGHz的时 钟周期操作。
13. 如权利要求9所述的存储器，其中所述存储器的位由栅极长度 小于0.1微米的晶体管实现。
14. 如权利要求9所述的存储器，其中，每个连续的存储器周期包 括的时段不超过所述存储器的系统时钟的单个的时段。
15. 如权利要求9所述的存储器，进一步包括，在预定的存储器周 期中的在存储器阵列中的数据被定位于从前一个存储器周期到预定的 存储器周期中由所述控制电路提供的地址。
16. —种方法，包括提供具有存储器阵列的存储器，该存储器阵列具有多个列位线和 相交的多个行字线；将系统时钟信号耦合到所述存储器；为自定时所述存储器而由系统时钟信号创建多个连续的存储器时钟；在多个连续的存储器时钟中连续地存取所述存储器阵列中预定位 的位置；以及在预定的存储器时钟的开始，读出在所述存储器阵列中的数据作 为第一个操作，其中，所述多个连续的存储器时钟的时序由所述系统 时钟信号的单个时钟边缘来决定。
17. 如权利要求16的方法，进一步包括在单个存储器周期中至少执行以下功能最初读出所述存储器， 接着预充电多个列位线，寻址所述存储器以及展开将被读出的信号。
18. 如权利要求16的方法，进一步包括实现多个连续的存储器周期中的每一个，其具有不超过所述系统 时钟的时段的时间段。
19. 如权利要求16的方法，进一步包括 将所述存储器实现为静态随机存取存储器(SRAM)。
20. 如权利要求16的方法，进一步包括 将所述存储器实现为动态随机存取存储器(DRAM)。
全文摘要
在一种形式中，存储器(10)及其方法具有存储器阵列(12)，其具有多个列位线以及相交的多个行字线(36)、(38)。控制电路(20、22、24、26)被耦合到存储器阵列用于在连续的存储器周期中连续地存取在存储器阵列(12)中预定的位的位置。控制电路在预定的存储器周期的开始时刻读出存储器阵列中的数据。存储器周期的时序由存储器系统时钟(CSYS)的单个外部时钟边缘确定。在单个存储器周期中，存储器(40、42)最初执行读出功能，接着至少执行给位线预充电，寻址以及展开将被读出的信号的功能。在一种形式中，每个连续的存储器时钟是不大于存储器系统时钟的单个时段的时段。
文档编号G11C8/00GK101427319SQ200780011128
公开日2009年5月6日 申请日期2007年2月22日 优先权日2006年3月29日
发明者佩里·H·派莱伊三世 申请人:飞思卡尔半导体公司