半导体存储装置的利记博彩app

专利名称：半导体存储装置的利记博彩app
技术领域：
本发明涉及例如时钟同步型半导体存储装置、搭载了该半导体存储装 置的集成电路、以及使用了该半导体存储装置的系统(半导体装置)、和 存储数据读出装置等。
背景技术：
作为现有的时钟同步型半导体存储装置，例如，在面向近年来需求增
大的移动电话用途等中，作为具备成批(burst)读出模式的非同步SRAM 型高速存取存储器的FCRAM (注册商标)被实用化。
该FCRAM在被设定为成批读出模式后，与从外部输入的时钟信号同 步地动作。当被输入地址之后，在输入了与预先设定的等待时间(latency) 对应数量的时钟脉冲之后输出数据。
另外，在未指定一并读出数据长度的连续成批读出模式下，当连续读 出过程中读出地址到达存储器阵列的低位地址边界时，会发生数据输出延 迟。为了向外部通知该输出延迟，从FCRAM输出表示数据总线有效或无 效的数据总线状态信号。主机装置在该数据总线状态信号变为表示"有效" 的电平时，进行数据的读出，由此可防止无效数据的误读出(例如，参照 非专利文献l)。
图20是现有的时钟同步型半导体存储装置的时间图，表示了成批读 出中的外部输入时钟信号、输出数据信号、及数据总线状态信号等的迁移 定时。在该图中，/CE是芯片使能信号，ADD是外部输入地址信号，CLK 是外部输入时钟信号，DQ是输出数据信号，/WAIT是数据总线状态信号。 此外，在该图中，表示了设定为等待时间=4的例子。另外，在该图和以 下的说明中，对"CLK"标注的数字表示从读出动作开始的时钟数。
在图20中，相对于CLK1的上升在规定的设置(setup)时间后，由 ADD输入读出地址，在输入了所设定的等待时间一l的时钟数(这里为4一1=3时钟)的CLK2 4后，在CLK5输出DQ。另外，在输出上述DQ 的前一个时钟CLK4， /WAIT信号从表示数据总线无效的"L (Low)"电 平变化为表示有效的"H (High)"电平。
在读出了四个数据后，若读出地址到达存储器阵列的低位地址边界， 则/WAIT信号在变为"H"之后经四个时钟后，/WAIT信号变为表示数据 总线无效的"L"电平，当再次变为"H"电平后输出接下来的数据。
这样，在输出有效数据时使/WAIT信号为"H"，在数据无效时使/WAIT 信号为"L"，从而主机装置不会读出错误的数据。
另外，作为与系统的高速化对应的存储器，在时钟的两个边沿输出数 据的DDR SDRAM被实用化。该DDR SDRAM为了避免数据的接收失误， 通过设置DQS (数据选通脉冲)端子，实现了高速化。
该存储器中，在进行写入时，从主机装置输出DQS、与DQS同步的 数据，存储器利用DQS来取入写入数据。
另外，在进行读出时，从存储器输出DQS和与DQS同步的数据，主 机装置利用DQS来取入读出数据。输出读出数据的定时由预先设定的等 待时间确定，在将数据输出的前一个周期，作为前同步信号(preamble)， DQS从HiZ (高阻抗状态)变为"L"电平，在接下来的周期，DQS变为 "H"电平，开始输出数据(例如，二》tf一夕'存储器株式会社、「512M
位DDR SDRAM DATA SHEET」、Document No. E0699E50 (Ver. 5.0)、2006 年11月、p.27)。
非专利文献l:富士通株式会社，「富士通半导体器件DATA SHEET DS05-11429-2 (存储器Mobile FCRAM MB82DBS02163C)」、2005年
但是，现有的方法中，由于与预先设定的等待时间对应地输出数据， 因此即使迅速完成了从存储器阵列读出数据，也不能向外部输出数据。具 体而言，例如，在图20的例子中，即使在CLK3的下降之前已经完成了 从存储器阵列读出数据，也需等待一个时钟后从CLK4的下降开始进行数 据输出。并且，上述等待时间需要与因半导体存储装置使用时的温度、电 压条件、半导体存储装置制造时的条件而不同的读出时间的最大时间对应 地设定。
因此，未必能有效利用半导体存储装置的读出速度，难以提高系统性另一方面，在动作中时钟周期变更的情况等下，为了提高系统性能， 如非专利文献1的P.20所示，需要由主机装置根据时钟周期等进行改变等 待时间的控制。
另外，如图20所示，即使在通过数据总线状态信号(/WAIT)通知
数据无效的情况下，当在主机装置与时钟同步型半导体存储装置之间，例
如产生了 CLK的1/2周期量(该图中的thCLK)(以上)的信号延迟的情 况下，输出数据信号DQ和数据总线状态信号/WAIT将分别成为该图所示 的DQ1、 /WAIT1。在这种情况下，因CPU通过CLK进行数据取入时的 设置不足、或CLK与数据总线状态信号的监视定时不一致所导致的读出 开始周期的偏差，有可能引起误读出。为了防止这种误读出，需要由主机 装置进行复杂的时钟控制，另外，时钟频率越高，越难以防止。
进而，在检测到读出地址到达低位地址边界后要使数据总线状态信号 为"L"的情况下，因读出中的电压变动等其他各种原因而即使读出发生 延迟数据总线状态信号也不会变为"L"。该情况下，无论数据总线是否 无效，都有可能取入不正确的数据。
另外，在开始输出数据时，如上所述，在DQS (数据选通脉冲)信号 从高阻抗状态变为"L"电平(需要前同步信号)的构成中，需要由接收 数据的主机装置在检测到变为"L"电平的情况后进行用于等待DQS时钟 的复杂的控制。

发明内容
本发明鉴于上述方面而实现，目的在于不需要在主机装置中进行复杂 的控制，能容易地实现在最早的定时读出数据等，或者，在输出数据延迟 到时钟周期以上的情况下或因各种原因而(突发)读出时间发生了变动的 情况等之下，也能容易地防止误读出。
本发明的半导体存储装置，其中包括地址端子，其输入将存储器阵 列中的存储数据读出的地址；时钟输入端子，其将输入时钟输入；数据输 出端子，其对根据上述地址从存储器阵列读出的数据进行输出；和时钟输 出端子，其对与上述输入时钟同步的输出时钟进行输出；上述时钟输出端子始终输出第一电压和第二电压中的一方，并且，仅在从上述数据输出端 子输出了有效数据的情况下，使输出电压从第一电压迁移到第二电压，或 从一方电压迁移到另 一方电压。
另外，例如，上述半导体存储装置的特征在于，被构成为上述时钟 输出端子的上述输出电压的迁移在下述定时进行，该定时依赖于从上述存 储器阵列读出数据开始到完成为止的时间，但不依赖于从上述读出开始之 后的输入时钟数。
由此，在存储数据读出装置中，能基于输出时钟，容易地实现将从半 导体存储装置读出的数据可靠地取入。
另外，通过进行如上述的时钟端子的输出电压的迁移，能容易地实现 进行迅速的读出。 (发明效果)
根据本发明，能容易地实现在最早的定时读出数据，或防止误读出等。


图1是表示实施方式1的半导体存储装置的构成的框图2是表示实施方式1的半导体存储装置的各部的动作的时间图3是表示实施方式1的半导体存储装置的各部的其他动作的时间
图4是表示实施方式2的半导体存储装置的构成的框图； 图5是表示实施方式2的半导体存储装置的各部的动作的时间图； 图6是表示实施方式3的半导体存储装置的构成的框图； 图7是表示实施方式3的半导体存储装置的输出控制部65的详细构 成的框图8是表示实施方式3的半导体存储装置的各部的动作的时间图； 图9是表示实施方式3的变形例的输出控制部85的详细构成的框图; 图10是表示实施方式4的半导体存储装置的构成的框图； 图11是表示实施方式4的半导体存储装置的输出控制部105的详细 构成的框图12是表示实施方式4的半导体存储装置的各部的动作的时间图；图13是表示实施方式5的半导体存储装置的构成的框图14是表示实施方式5的半导体存储装置的各部的动作的时间图15是表示实施方式6的半导体存储装置的输出控制部165的构成 的框图16是表示实施方式6的半导体存储装置的各部的动作的时间图； 图17是表示实施方式7的系统的构成的框图18是表示实施方式7的系统的存储器数据取入控制部163的详细 构成的框图19是表示实施方式7的系统的各部的动作的时间图； 图20是表示现有的半导体存储装置的动作的时间图。
图中l一存储器阵列；2 —读出定时控制部；3 —读出电路；4一读出 完成判定部；5 —输出控制部；6 —地址译码器；7 —地址控制部；IO —读 出数据锁存器；ll一输出位计数器；12 —输出位选择电路；13 —输出同步 电路；14一OUTCLK生成部；15—AND电路；16—触发器电路；20—锁 存器选择电路；21—读出数据锁存器L; 22—读出数据锁存器H; 23—Read 完成计数器；24—OUTCLK生成部；25—AND电路；32—输出位选择电
路；42 —读出定时控制部；44 —读出完成判定部；62 —读出定时控制部；
65 —输出控制部；84—OUTCLK生成部；85 —输出控制部；105 —输出控
制部；113 —读出电路；114一读出完成判定部；160 —主机装置；161_存 储器；162 —存储器数据读出控制部；163 —存储器数据取入控制部；164
—CPU; 165—输出控制部；171—OUTCLK计数器；172—存储器数据锁 存器；173—存储器数据锁存器；174—比较器。
具体实施例方式
以下，基于附图，对本发明的实施方式进行详细说明。此外，在以下 的各实施方式中，对于具有与其他实施方式同样功能的构成要素标注相同 标记并省略说明。
《发明的实施方式1》
图1是表示实施方式1的半导体存储装置的要部的构成的框图。 在该半导体存储装置中，设置有存储器阵列1、读出定时控制部2、读出电路3、读出完成判定部4、输出控制部5和地址译码器6。此外，在
半导体存储装置中，除上述单元之外，还设置有赋予各部的动作所需的 偏压的电源电路、在还可进行数据写入时用于写入的电路等、作为存储装 置所需的各种电路，但主要对本实施方式的说明中必要的部分进行说明。 上述存储器阵列1排列有存储数据的多个存储器单元。 读出定时控制部2与从外部输入的输入时钟同步地生成表示存储数据
的读出动作的开始定时的Read触发信号。
读出电路3具有未图示的读出放大器，与从读出定时控制部2输出的 Read触发信号变为"H (高电平)"对应地开始进行存储数据的读出动作， 与从读出完成判定部4输出的Read定时信号变为"L (低电平)"对应地 保持从存储器单元读出的数据，作为Read数据进行输出。
读出完成判定部4在Read触发信号变为"H"之后，输出在后面详述 的期间TRAC间为"H"的Read定时信号、和在期间TRAC+TDLY间为 "L"的Read完成信号。这里，上述定时的控制例如利用在半导体存储装 置的内部振荡的、周期比输入时钟还短的时钟来进行。此外，并不限定于 此，也可利用模拟延迟电路等进行控制等。另外，上述期间TRAC等可在 设计时进行设定，也可在制造时或组装到设备时根据半导体存储装置的特 性等进行设定，还可在组装到设备后因使用开始时或使用中的初始化处理 等而根据电源电压或温度等进行动态设定等。
输出控制部5将从读出电路3输出的Read数据作为输出数据DATA 进行输出，并且，输出表示由未图示的主机装置所取入的定时的输出时钟 OUTCLK。
另外，地址译码器6对从外部输入的读出地址进行译码，输出对存储
器阵列1内的特定的存储器单元进行选择的选择信号。
这里，该图中的端子ADD是输入读出地址的地址输入端子。 端子/CE是输入在存储数据读出时为"L"电平的芯片使能信号的芯
片使能信号输入端子。
端子CLK是将输入时钟输入的输入时钟输入端子。 端子OUTCLK是将输出时钟输出的输出时钟输出端子。 端子DATA是将输出数据DATA输出的数据输出端子。此外，在以下的说明中，为了便于说明，上述各端子的标记作为适当 信号名进行使用。另外，在以下的说明和附图中，对"CLK"标注的数字
表示/CE变为"L"之后的时钟数。
对如上述那样构成的半导体存储装置的动作进行说明。图2是表示半 导体存储装置的各部的信号的时间图。
在输入了读出地址ADD后，上述地址在CLK1的上升时(T21)被取 入到地址译码器6进行译码，与地址对应的存储器单元的选择信号被输出 到存储器阵列1。
另外，当伴随上述读出地址ADD的输入而芯片使能信号/CE变为"L" 时，读出定时控制部2与CLK1的上升(T21)同步地使Read触发信号仅 一次在规定时间内(例如，到下一个CLK2的上升为止的期间)为"H"。 读出电路3被上述Read触发信号激活(开始预充电等的读出步骤)。 另夕卜，读出完成判定部4在上述Read触发信号变为"H" (T21)后， 使Read定时信号为"H"，在经过预先设定的期间TRAC后变为"L"。 上述期间TRAC是根据由读出电路3进行的存储数据的读出所需的时间而 设定的期间。
读出电路3在Read定时信号变为"L"时被激活(结束读出步骤)， 对从存储器阵列1读出的数据进行保持，作为Read数据输出。
读出完成判定部4在上述Read触发信号变为"H"时(T21)，还使 Read完成信号为"L"，在经过期间TRAC+TDLY后变为"H"。上述 TDLY是根据将从读出电路3输出的Read数据传输到输出控制部5所需 的时间而设定的期间。(此外，在可忽略TDLY的情况等下也可仅设定期 间TRAC)。
输出控制部5在Read完成信号变为"H"后的第一个CLK5的下降处 (T22)，取入从读出电路3输出的Read数据，作为输出数据DATA输 出到DATA输出端子。另外，与下一个CLK6的上升(T23)同步地向 OUTCLK端子输出一个时钟份的输出时钟OUTCLK。
然后，当芯片使能信号/CE变为"H"后，半导体存储装置成为非使 能状态，不会从输出控制部5将输出时钟OUTCLK输出。
如上所述，例如，因半导体存储装置制造时的条件、动作时的条件(电压、温度等)等而由读出电路3进行的存储数据的读出所需要的时间等不
同，据此来设定期间TRAC等，从而能灵活地控制输出数据DATA的输 出定时。具体而言，例如，如上所述，图2的例子中，在从CLK1开始的 第六个CLK6处，将输出数据DATA和输出时钟OUTCLK输出，相对于 此，如图3所示，若期间TRAC短(TRAC1)，则从第五个的CLK5进行 输出。即，能容易地实现从最早的定时读出存储数据。另外，还能容易地 防止误读出。
另外，即使在输入时钟的频率不同的情况下，也同样能根据期间TRAC 等控制定时，因此，无需与时钟频率对应的等待时间的变更等。因此，能 容易地切换时钟频率。
而且，主机装置只需根据输出时钟OUTCLK取入输出数据DATA即 可，无需进行基于脉冲选通信号对从存储器将输出数据输出的定时进行检 测等用于读出等待的控制。
此外，在上述例子中，表示了通过输出控制部5输出Read数据的例 子，但也可从读出电路3直接输出，而输出控制部5主要将输出时钟 OUTCLK输出。《发明的实施方式2》
作为实施方式2的半导体存储装置，对在芯片使能信号/CE为"L" 期间，输出以输入的读出地址ADD为初始值而连续的读出地址的存储数 据的半导体存储装置的例子进行说明。
该半导体存储装置如图4所示，与实施方式1的半导体存储装置的构 成相比，取代读出定时控制部2和读出完成判定部4，包括读出定时控制 部42和读出完成判定部44。另外，还包括地址控制部7。
上述读出定时控制部42除/CE和CLK之外，还被输入来自读出完成 判定部44的Read完成信号，在/CE为"L"期间，每当存储数据的读出 完成，都反复输出Read触发信号。
读出完成判定部44每次输出上述Read触发信号，都重复与实施方式 1的读出完成判定部4同样的动作，当/CE变为"H"时，使该动作停止。
另外，地址控制部7具有地址自动增加功能，依次输出连续的读出地址。更详细地说，将从外部输入的读出地址ADD作为初始值，每当从读
出完成判定部4输出的Read完成信号变为"H"时，输出加1后的地址
AIN、 AIN+1、 AIN+2......。
在如上述那样构成的半导体存储装置中，每个地址的读出动作与实施 方式l大致相同，但按如下所述在多个地址依次进行读出。以下，基于图 5进行说明。
首先，地址控制部7当/CE从"H"迁移为"L"时，与CLK的下降 同步地将从外部输入的读出地址ADD取入，直接将其作为读出地址AIN 进行输出。此外，然后，在/CE为"L"期间，如后面所述，在Read完成 信号变为"H"后每当CLK的下降时，都输出依次加1的读出地址AIN、 AIN+1、 ......o
另夕卜，读出定时控制部42在满足/CE为"L"和Read完成信号为"H" 这两个条件后，从CLK的第一个下降后的上升(T51)开始，使Read触 发信号在规定期间内为"H"。
因此，与实施方式1同样地进行从存储器阵列1读出的动作，在Read 触发信号变为"H"后经期间TRAC+TDLY之后Read完成信号变为"H"。 输出控制部5在之后第一个CLK4的下降处(T52)将输出数据DATA输 出作为DATA0，而且，在与下一个CLK5的上升(T53)同步地输出一个 时钟份的输出时钟OUTCLK。
另外，在上述(T52)处，地址控制部7如上所述，在Read完成信号 变为"H"后通过CLK4下降而将读出地址增加到AIN+1。
另一方面，在上述(T53)处，与(T51)同样，在满足/CE为"L" 和Read完成信号为"H"这两个条件后，CLK成为从第一个下降后的上 升，因此，读出定时控制部42再次使Read触发信号在规定期间内为"H"。 因此，针对读出地址AIN+1的存储数据，再次与上述同样地进行读出动 作。即，读出电路3开始读出步骤，读出完成判定部44从上述(T51)开 始在期间TRAC之间使Read定时信号为"H"，并且，在期间TRAC+ TDLY之间使Read完成信号为"L"。由此，在(T54)处，从输出控制 部5输出下一个输出数据DATA1。
以下，同样地进行接下来的读出动作，但在图5的例子中，在(T56)处，/CE变为"H"，从而执行中的读出动作被打断。即，读出定时控制
部42使Read触发信号返回"L"，读出完成判定部44使Read定时信号 为"L"，使Read完成信号返回"H"，输出控制部5停止此后的输出数 据DATA等的输出，输出控制部5抑制此后的输出时钟OUTCLK的输出。 如上所述，每当Read完成信号变为"H"，地址控制部7使读出地址 增加，并且，在Read触发信号变为"H"之后进行下一个读出动作，从而 仅输入起始地址即可进行连续读出动作。
《发明的实施方式3》
作为实施方式3的半导体存储装置，对从DATA端子输出的数据的位 宽小于从读出电路输出的数据的数据位宽的半导体存储装置的例子进行 说明。在该半导体存储装置的例子中，从读出电路读出的32位的数据按 每8位分4次从DATA端子输出。
该半导体存储装置如图6所示，与实施方式2的半导体存储装置的构 成相比，取代读出定时控制部42和输出控制部5，包括读出定时控制部 62和输出控制部65。
在从读出电路3读出Read数据完成后Read完成信号变为"H"，并 且在此前读出的数据全部从输出控制部65输出而数据输出完成信号变为 "H"之后，读出定时控制部62与CLK的上升同步地，为了读出下一个 数据而使Read触发信号变为"H"。这里，上述数据输出完成信号如后面 所述在CLK上升之前会返回"L"，但例如基于在数据输出完成信号变为 "H"时被置位的未图示的触发器电路的输出，使Read触发信号变为"H"。
输出控制部65对从读出电路读出的32位的Read数据暂时进行保持， 按每8位分4次从DATA端子输出。另外，在4次输出完成时，将数据输 出完成信号输出。该输出控制部65具体而言例如如图7所示，构成为包 括读出数据锁存器ll、输出位计数器ll、输出位选择电路12、输出同 步电路13、 OUTCLK生成部14和AND电路15。
上述AND电路15输出锁存/复位信号，该锁存/复位信号当从读出完 成判定部44输出的Read完成信号和从输出位计算器11输出的数据输出 完成信号均为"H"时变为"H"，上述AND电路15还将从读出电路3输出的32位的Read数据保持在读出数据锁存器10中，并且对输出位计 数器ll进行复位。
输出位计数器11与CLK的下降同步地对计数值在0 4内进行计数， 在计数值为0 3之间时使数据输出完成信号为"L"，表示数据锁存器 10中保持的Read数据的输出尚未完成，另一方面，在计数值为4时使数 据输出完成信号为"H"。此外，初始状态及/CE为"H"时的动作在后面 描述。
输出位选择电路12对读出数据锁存器10所保持的32位Read数据中 的、与从输出位计数器11输出的计数值对应的位位置的8位数据进行选 择。
输出同步电路13在CLK的下降保持由输出位选择电路12选择的8 位数据，作为输出数据DATA进行输出。
OUTCLK生成部14在数据输出完成信号为"L"期间、以及在数据 输出完成信号变为"H"后到读出数据锁存器10所保持的Read数据的输 出完成为止的期间，将输出时钟OUTCLK输出。
基于图8对如上述那样构成的半导体存储装置的动作进行说明。
在以下方面与实施方式2相同地址控制部7输出依次加1的读出地 址AIN、 AIN+1、 ；读出完成判定部44与Read触发信号变为"H"
相对应地输出Read定时信号和Read完成信号；由读出电路3进行存储数 据的读出动作。
艮口，地址控制部7当/CE从"H"迁移为"L"时，与CLK的下降同 步地将从外部输入的读出地址ADD取入，直接将其作为读出地址AIN进 行输出，然后，在Read完成信号变为"H"后每当CLK的下降时，都输 出依次加1的读出地址AIN、 AIN+1、(T82、 T86等)。
另外，读出完成判定部44根据从读出定时控制部62输出的Read触 发信号，输出与实施方式2同样地迁移的Read定时信号和Read完成信号， 读出电路3根据上述Read触发信号和上述Read定时信号，输出Read数 据DATA0、 DATA1。
另一方面，读出定时控制部62在/CE为"L" 、 Read完成信号为"H"、 并且在之前Read触发信号变为"H"后出现过数据输出完成信号变为"H"的状态的情况下，与CLK的上升同步地使Read触发信号为"H" (T81、 T83、 T87、 T90)。具体而言，例如，在(T87) Read触发信号变为"H" 而触发的Read数据DATA2的读出在CLK9附近完成，Read完成信号变 为"H"。不过，用于下一次读出的Read触发信号在Read数据DATAl 的输出完成而数据输出完成信号变为"H"之后的CLKll的上升(T90) 变为"H"。
接着，主要对由输出控制部65进行的Read数据的输出动作进行说明。 输出控制部65在初始状态下，对输出位计数器11设置值"4"，并
以停止计数的状态继续输出"H"的数据输出完成信号。因此，从AND
电路15输出的锁存/复位信号进行与Read完成信号同样的迁移。S口，在 (T81) Read完成信号变为"L"后，锁存/复位信号也变为"L"，在经
过期间TRAC+TDLY后若Read完成信号变为"H"，则锁存/复位信号
也变为"H"。
与上述锁存/复位信号变为"H"相对应，读出数据锁存器10对从读 出电路3输出的Read数据DATA0进行保持。另外，输出位计数器11的 计数值被复位为"O"(因此，数据输出完成信号立即变为"L"，从AND 电路15输出的锁存/复位信号也变为"L")。
输出位计数器11的上述计数值被复位为"0"之后，输出位选择电路 12对读出数据锁存器10所保持的32位Read数据DATAO中的、与上述 计数值对应的位位置的8位Read数据DATA0[7:0]进行选择并输出。
因此，在接下来CLK下降(T82)时，上述选择的Read数据DATA0[7: O]被保持在输出同步电路13中，并作为输出数据DATA从DATA输出端 子输出。另外，通过如上述那样数据输出完成信号变为"L"，即存在取 入到读出数据锁存器10中但尚未输出的Read数据的情况下，从OUTCLK 生成部14将输出时钟OUTCLK输出(T83)。然后，同样地按每个CLK 的下降输出位计数器11进行计数，并且Read数据DATA0[15:8]~[31:24] 依次保持于输出同步电路13后从输出同步电路13输出(T84等)，从 OUTCLK生成部14将输出时钟OUTCLK输出。
不久，在(T86)若输入到输出位计数器ll的CLK下降，则在极短 的延时后输出位计数器11的计数值变为"4"，数据输出完成信号变为"H"。此时，如该图的例子那样，若Read完成信号变为"H"，则从AND电路 15输出的锁存/复位信号也变为"H"，所述(82)附近的定时的情况同样， 读出数据锁存器10对从读出电路3输出的下一个Read数据DATA1进行 保持。另外，输出位计数器ll的计数值被复位为"0"。
此外，在输出位计数器11的计数值变为"4"时若Read完成信号未 变为"H"，则锁存/复位信号仍为"L"，输出位计数器11停止计数动作。 在该情况下，在Read完成信号变为"H"的时刻进行与上述同样的动作。
另外，在/CE变为"H"后读出动作停止的情况下(T91)，与实施方 式2中说明过的同样，读出定时控制部62使Read触发信号恢复为"L"， 读出完成判定部44使Read定时信号为"L"，使Read完成信号恢复为"H"， 并且，对输出控制部65的输出位计数器11设置值"4"，从而数据输出 完成信号变为"H"，计数动作停止，并且，Read数据和输出时钟的输出 也停止。
如上所述，无论读出电路3的读出动作和输出控制部65的输出动作 的哪一方快，都基于Read完成信号和数据输出完成信号双方来控制下一 个读出动作和输出动作，即，通过控制Read触发信号变为"H"的定时、 由读出数据锁存器10进行的Read数据的锁存、输出位计数器11的复位 等，从而，能容易地实现可靠且高效的读出。
此外，在上述例子中，表示了从存储器阵列1读出Read数据后输出 四次8位的输出数据DATA的例子，但并不限定于此，还能容易地实现各 种位数的组合。
《发明的实施方式3的变形例》
可取代上述的输出控制部65，而利用如图9所示的输出控制部85。 在该图中，触发器电路16—0 16—31构成移位寄存器，与Read完成信 号变为"H"相对应对32位的Read数据进行保持，每当CLK下降时使各 位的值依次移位，并且输出1位的输出数据DATA。另夕卜，OUTCLK生成 部84每当Read完成信号变为"H"，都输出32次的输出时钟OUTCLK。 此外，也可根据输出完成定时，输出与实施方式3中说明过的同样的数据 输出完成信号。
上述的构成尤其容易输出1位的输出数据DATA，但并不限定于此，例如，也可设置8位X4级的移位寄存器，与实施方式3中说明过的同样 地输出四次的8位输出数据。
另外，还可将触发器电路的级数设置得更多，即使输出数据的输出完
成也能保持下一个Read数据。
《发明的实施方式4》 作为实施方式4的半导体存储装置，与所述实施方式3相反，对从 DATA端子输出的数据的位宽大于从读出电路读出的数据的数据位宽的 半导体存储装置的例子进行说明。在该半导体存储装置的例子中，将从读 出电路按每8位分两次读出的数据合并为16位的数据后从DATA端子输 出。
该半导体存储装置如图10所示，与实施方式2的半导体存储装置的 构成相比，取代读出输出控制部5，包括输出控制部105。
输出控制部105对从读出电路读出的两个8位的Read数据暂时进行 保持，合并后作为16位的输出数据DATA从DATA端子输出。该输出控 制部105具体而言例如如图11所示，构成为包括锁存器选择电路20、 读出数据锁存器L21、读出数据锁存器H22、Read完成计数器23、OUTCLK 生成部24和AND电路25 。
上述锁存器选择电路20选择将从读出电路3输出的Read数据取入到 哪个数据锁存器中。
读出数据锁存器L21和读出数据锁存器H22分别与DATA端子的低 位位和高位位连接。
Read完成计数器23对Read完成信号变为"H"的次数进行计数。 OUTCLK生成部24根据输入时钟和Read完成计数器23的输出来生 成输出时钟OUTCLK。更详细地说，当Read完成计数器23的输出达到 规定的值(在本实施方式4中为2)时，将输出时钟OUTCLK输出一次， 并且，向Read完成计数器23输出复位信号。
AND电路25在Read完成信号为"H"时输出CLK。
基于图12对如上述那样构成的半导体存储装置的动作进行说明。
在以下方面与实施方式2相同地址控制部7输出依次加1的读出地址AIN、 AIN+1、 ；读出定时控制部42与CLK的上升同步地使Read
触发信号为"H";读出完成判定部44与Read触发信号变为"H"相对 应地输出Read定时信号和Read完成信号；由读出电路3进行存储数据的 读出动作。
接着，主要对由输出控制部105进行的Read数据的输出动作进行说明。
输出控制部105的Read完成计数器23在初始状态下被复位，将读出 地址AIN的Read数据读出，当Read完成信号上升时，进行计数，输出 计数值"l" (T121)。因此，在下一个CLK的下降，从读出电路3输出 的Read数据被锁存到读出数据锁存器L21中(T122)。目P，在该时刻， DATA端子其高位为无效数据、低位为DATAOO，成为所有位尚未齐备的 状态。
然后，读出下一个地址AIN+1的Read数据，当Read完成信号再次 变为"H"时，Read完成计数器23进一步进行计数，输出计数值"2" (T125)。 因此，在下一个CLK的下降，从读出电路3输出的Read数据被锁存到读 出数据锁存器H22中(T126)。在该时刻，DATA端子其高位为DATAOl、 低位为DATAOO，成为所有位齐备的状态。
另一方面，在OUTCLK生成部24中，判定Read完成计数器23的计 数值是否与规定的数值(这里为"2") —致，由于二者一致，OUTCLK 在下一个CLK上升变为"H"，在下一个CLK下降变为"L"。另外，此 时，同时Read完成计数器23被复位。
以下，反复进行同样的动作直至/CE变为"H"为止。
如上所述，在DATA端子的输出数据位宽大于读出电路3的Read数 据位宽时，能在向DATA端子输出有效的输出数据的状态下，将输出时钟 OUTCLK输出。因此，能容易地增大输出数据的位宽而无需增加读出电路 3的读出放大器数量。
此外，Read数据和输出数据并不限于上述的8位和16位，还能容易 地实现各种位数的组合。
《发明的实施方式5》作为实施方式5的半导体存储装置，对自动控制Read定时信号和Read 完成信号的迁移定时的半导体存储装置的例子进行说明。具体而言，例如， 基于实际读出的虚设数据(dummydata)进行控制。
该半导体存储装置如图13所示，与实施方式3的半导体存储装置的 构成相比，取代读出电路3和读出完成判定部44，具备读出电路13和读 出完成判定部114。
读出电路113例如除32位的Read数据之外，还将值己知的虚设数据 输出。
读出完成判定部114基于上述虚设数据，检测实际中读出存储数据所 需要的时间，从而对Read定时信号和Read完成信号进行控制。
这样构成的半导体存储装置的动作例如如图14所示，除了Read定时 信号变为"H"的期间TRAC和Read完成信号变为"L"的期间TRAC+ TDLY动态变化这一点之外，与实施方式3中说明的装置相同。g卩，与实 施方式3中说明的装置同样，输出控制部65根据由读出完成判定部114 输出的Read完成信号来进行控制，读出定时控制部62根据由输出控制部 65输出的数据输出完成信号进行控制，从而能容易地进行临界定时的控 制、即例如与制造时的条件变动或使用时的条件变动等相对应的最早的定 时的数据输出等，因此，容易实现可靠且高效的读出。
此外，如上所述，并不限于对存储数据的读出所需的时间进行直接检 测，也可基于温度或电源电压等的间接检测，来进行同样的定时控制。
另外，如上所述，根据虚设数据对输出控制部65等进行控制的构成， 并不限于读出电路3所读出的数据的位宽与从DATA端子输出的数据的位 宽不同的情况，也可应用于如实施方式2那样这些位宽相等的情况。
《发明的实施方式6》 如图15所示，可取代实施方式3的输出控制部65，而使用具备输出 位选择电路32的输出控制部165，从而可对最先输出的位位置进行变更。 上述输出位选择电路32输入来自ADD端子的输入地址。另外，输入地址 的低位位(例如低两位)被预设为输出位计数器11的初始值。g卩，如图 16所示，若在(T141)的定时取入的地址成为对读出地址AIN加上半字(halfword)后的地址即AIN+1/2,则最先输出的数据就成为中途的位， 而非读出数据的起始位。更具体地说，在(T142)的定时，从读出数据锁 存器中锁存的DATA0中的、DATA0[23:16]开始输出。
该情况下，在输出了两次数据后(T144)的定时，数据输出完成信号 变为"H"，但由于Read完成信号为"L"，因此并不立即进行数据的锁 存，数据输出完成信号仍为"H"。因此，在下一个CLK的上升(T145)， OUTCLK不变成"H"。
不久，当Read完成信号变为"H"时，下一个Read数据被锁存到读 出数据锁存器10中，从数据输出完成信号变为"L"后的下一个CLK上 升T148开始再次输出OUTCLK。
如上所述，在从半字边界开始进行读出时等，也能控制(停止) OUTCLK输出，以避免主机装置读出无效数据或将相同数据读出两次。
《发明的实施方式7》
说明对上述各实施方式中说明的半导体存储装置的存储数据进行读 出的主机装置的例子。此外，半导体存储装置可与这样的主机装置一体地 搭载于集成电路中，也可形成为独立的集成电路。
图17是表示作为上述各实施方式中说明的半导体存储装置的存储器 161、和包括主机装置160的系统的要部的构成的框图。
主机装置160包括CPU164;存储器数据读出控制部162，其控制对 存储器161中存储的数据进行读出用的信号；和存储器数据取入控制部 163，其基于从存储器161输出的DATA和OUTCLK，按照使CPU164读 出数据的方式进行控制。这里，以存储器161的DATA输出宽度为8位、 CPU164的数据总线宽度为16位进行说明。
上述控制部163具体而言例如如图18所示，构成为包括对OUTCLK 进行计数的OUTCLK计数器171、在OUTCLK的上升来锁存DATA的存 储器数据锁存器172、在OUTCLK的上升对存储器数据锁存器172的输出 数据进行锁存的存储器数据锁存器173、以及将OUTCLK计数器的值与期 待值(例如2)进行比较并且当二者一致时使ACK信号为"H"的比较器 174。上述ACK信号使得能进行握手方式的访问。基于图19对上述那样构成的系统的动作进行说明。
首先，CPU164为了读出存储器161的数据，通过存储器数据读出控 制部162向存储器生成访问存储器161用的/CE (芯片使能)、CLK (访 问时钟)禾BADD (读出地址)信号，并输入到存储器16中。此时，控制 部163的OUTCLK计数器171在/CE的下降被复位为"0"。
存储器161通过在各实施方式中说明过的动作，在(T180)的定时， 输出起始的数据DATAO，在(T181)的定时使OUCLK为"H"。
因此，从存储器161输出的DATA在OUTCLK的上升被锁存到存储 器数据取入控制部163内的存储器数据锁存器172中。此时，OUTCLK计 数器171将计数值计数为"1"。比较器174将上述计数值与期待值进行 比较，但由于二者不一致，因此ACK信号仍为"L"。
接着，从存储器161输出DATA1，在(T182)的定时输出的OUTCLK 的上升，存储器数据锁存器172的数据被取入到存储器数据锁存器173中， 从存储器输出的DATA1被取入到存储器数据锁存器172中。
此时，OUTCLK计数器171的计数值被计数为"2"。该情况下，在 比较器174中，由于上述计数值与期待值一致，因此ACK信号变为"H"。 因此，CPU164在ACK信号变为"H"后的下一个CLK的上升定时(T183)， 将CPUDATA取入。
在读出完成之后，存储器数据读出控制部162使/CE为"H"，结束 对存储器的访问。
如上所述，即使在CPU的数据位宽与存储器的输出数据宽度不同的 情况下，也无需进行CPU中的特别的控制，就能容易地实现正确地读出 所希望的存储器数据。此外，未必要进行位宽的变换，在该情况下也能获 得可容易地实现正确的读出的效果。
另外，例如，如图19所示，当CPU与存储器间的信号延迟大时，在 以等待时间4这样的规格在CLK4的上升要读出数据时，数据的延迟大， 误读出的可能性大，相对于此，如上所述，通过采用在OUTCLK的上升 将数据取入的构成，能容易地实现稳定的数据的读出。
因此，不需要为防止信号延迟而增大驱动能力或极力縮短布线长度的 对策，能容易地构筑自由度高的系统。此外，在上述第一 第六实施方式中，对半导体存储装置中地址端子 和数据端子为独立的端子的情况进行了说明，但在将地址和数据从同一端 子以串行方式等进行输入输出的情况下也能应用本发明。这样，采用将地 址、数据串行输入并将数据串行输出，或实现端子的共用化的构成，在以 特别高的时钟频率动作时等，还能以少的端子数量容易地获得提高数据传 输量的显著效果。
另外，上述各实施方式和变形例中说明的构成在逻辑上可能的范围内 可进行各种组合。具体而言，例如，如实施方式l那样，在读出一个地址 的数据时，可如实施方式3 6那样进行位宽的变换等，也可合并各实施 方式的功能来进行切换使用。
另外，应用如上述的构成的装置并不特别限定，例如作为各种系统的 代码存储用存储器或数据存储用存储器有用。另外，例如，由于易于忽略 信号延迟等，因此还适合作为大规模系统LSI (SOC:片上系统)或系统
LSI和存储器的SiP (封装系统)中搭载的存储器。另外，由于适用于端 子数量少的串行访问，因此还可应用于各种存储卡或USB存储器等中。
(工业上的可利用性) 本发明的半导体存储装置具有能容易地实现在最早的定时读出数据， 或能容易地防止误读出的效果，例如，作为时钟同步型半导体存储装置、 搭载了其的集成电路以及使用了其的系统(半导体装置)、和存储数据读 出装置等有用。
权利要求
1、一种半导体存储装置，其中包括地址端子，其输入将存储器阵列中的存储数据读出的地址；时钟输入端子，其将输入时钟输入；数据输出端子，其对根据上述地址从存储器阵列读出的数据进行输出；和时钟输出端子，其对与上述输入时钟同步的输出时钟进行输出；上述时钟输出端子始终输出第一电压和第二电压中的一方，并且，仅在从上述数据输出端子输出了有效数据的情况下，使输出电压从第一电压迁移到第二电压，或从一方电压迁移到另一方电压。
2、 根据权利要求l所述的半导体存储装置，其特征在于， 上述时钟输出端子的上述输出电压的迁移，在依赖于从上述存储器阵列读出数据开始到完成为止的时间，但不依赖于从上述读出开始之后的输 入时钟数的这样一个定时进行。
3、 根据权利要求2所述的半导体存储装置，其特征在于， 预先设定从上述存储器阵列读出数据开始到完成为止的时间。
4、 根据权利要求2所述的半导体存储装置，其特征在于， 基于环境状态来检测从上述存储器阵列读出数据开始到完成为止的时间。
5、 根据权利要求2所述的半导体存储装置，其特征在于， 基于虚设数据的读出动作来检测从上述存储器阵列读出数据开始到完成为止的时间。
6、 根据权利要求l所述的半导体存储装置，其特征在于， 共用上述地址端子和数据输出端子。
7、 根据权利要求1所述的半导体存储装置，其特征在于， 上述数据输出端子，将对以所输入的地址为初始值的连续地址所读出的数据输出。
8、 根据权利要求7所述的半导体存储装置，其特征在于， 上述数据输出端子将从上述存储器阵列读出的一个数据分多次输出。
9、 根据权利要求7所述的半导体存储装置，其特征在于， 上述数据输出端子将从上述存储器阵列读出的多个数据同时输出。
10、 一种半导体存储装置，其中包括存储器阵列，其排列有对数据进行存储的多个存储器单元； 读出定时控制部，其与输入时钟同步地生成读出开始信号；读出电路，其具有读出放大器，根据上述读出开始信号从存储器单元读出数据；读出完成判定部，其对数据的读出是否己完成进行判定；和 输出控制部，其输出来自上述读出电路的读出数据、和与该读出数据'对应并与上述输入时钟同步的输出时钟；在由上述读出完成判定部判定为读出完成之后，上述输出控制部输出上述读出数据和输出时钟。
11、 根据权利要求10的半导体存储装置，其特征在于， 上述读出完成判定部，根据从上述存储器阵列读出数据开始到完成为止的时间是否已达到预先设定的时间来进行上述判定。
12、 根据权利要求10的半导体存储装置，其特征在于， 上述读出完成判定部，根据从上述存储器阵列读出数据开始到完成为止的时间是否己达到基于环境状态而设定的时间来进行上述判定。
13、 根据权利要求10的半导体存储装置，其特征在于， 上述读出完成判定部，基于虚设数据的读出动作来进行上述判定。
14、 根据权利要求10的半导体存储装置，其特征在于，对以所输入的地址为初始值的连续地址，从上述存储器单元读出数据。
15、 根据权利要求14所述的半导体存储装置，其特征在于， 将从上述存储器阵列读出的一个数据分多次输出。
16、 根据权利要求14所述的半导体存储装置，其特征在于， 将从上述存储器阵列读出的多个数据同时输出。
17、 一种半导体存储装置，其中包括数据输出端子，其对根据从外部输入的地址从存储器阵列读出的数据 进行输出；和时钟输出端子，其对与从外部输入的输入时钟同步的输出时钟进行输出；上述时钟输出端子，在依赖于从上述存储器阵列读出数据开始到完成 为止的时间的、但不依赖于从上述读出开始之后的输入时钟数的定时，并 且仅在从上述数据输出端子输出了有效数据的情况下，使输出电压从第一 电压迁移到第二电压，或从一方电压迁移到另一方电压。
18、 一种存储数据读出装置，基于从权利要求1的半导体存储装置输 出的数据和输出时钟，读出上述半导体存储装置中存储的数据。
19、 根据权利要求18所述的存储数据读出装置，其特征在于，将从半导体存储装置读出的规定数量的数据合起来同时传递到数据 的处理部。
20、 一种半导体装置，包括权利要求1的半导体存储装置和权利要求18的存储数据读出装置。
21、 一种存储数据读出装置，基于从权利要求10的半导体存储装置 输出的数据和输出时钟，读出上述半导体存储装置中存储的数据。
22、 根据权利要求21所述的存储数据读出装置，其特征在于，将从半导体存储装置读出的规定数量的数据合起来同时传递到数据 的处理部。
23、 一种半导体装置，包括权利要求10的半导体存储装置和权利 要求21的存储数据读出装置。
全文摘要
本发明提供一种半导体存储装置，其中包括地址端子，其输入将存储器阵列中的存储数据读出的地址；时钟输入端子，其将输入时钟输入；数据输出端子，其对根据上述地址从存储器阵列读出的数据进行输出；和时钟输出端子，其对与上述输入时钟同步的输出时钟进行输出；上述时钟输出端子始终输出第一电压和第二电压中的一方，并且，仅在从上述数据输出端子输出了有效数据的情况下，使输出电压从第一电压迁移到第二电压，或从一方电压迁移到另一方电压。
文档编号G11C11/4091GK101410908SQ200780010510
公开日2009年4月15日 申请日期2007年3月30日 优先权日2006年3月30日
发明者上南雅裕, 新田忠司, 西川和予 申请人:松下电器产业株式会社