用以操作双边偏压与非存储器阵列的方法

专利名称：用以操作双边偏压与非存储器阵列的方法
技术领域：
本发明涉及电子可编程与可擦除存储器，尤其涉及对一电荷储存装置 进行监测电荷效应的方法。
背景技术：
电子可编程与可擦除非易失性存储技术，奠基于电荷捕捉结构，称为
电可擦除可编程只读存储器(EEPROM)与快闪存储器，目前被使用于多 种现代应用中。快闪存储器以一存储单元阵列而设计，每一存储单元可以 独立地被编程与读取。在快闪存储器中的感测放大器用以决定储存在非易 失性存储器中的数据或数值。在一典型感测结构中，穿过存储单元而被感 测的电流，是在一电流感测放大器中与一参考电流比较。
在EEPROM与快闪存储器中，使用了多个存储单元结构。随着集成 电路的体积缩小，研发能量投注于以电荷捕捉介电层为基础的存储单元结 构，因其工艺具有可縮小性以及简单性。以电荷捕捉介电层为基础的存储 单元结构，包括多位存储单元结构。此存储单元结构是通过将电荷捕捉于 一电荷捕捉介电层(例如氮化硅)中而储存数据。随着负电荷被捕捉，存 储单元的阈值电压会增加。存储单元的阈值电压是通过从电荷捕捉层中移 除负电荷而降低。
多位装置使用了相当厚的底氧化物层以防止电荷流失，例如大于3纳 米，且典型地大约为5至9纳米。在擦除该存储单元时，是使用带至带隧 穿诱发热空穴注入(BTBTHH)技术，而产生隧穿。然而，热空穴注入会 导致氧化物的损伤，造成在高阈值电压存储单元中的电荷流失、以及在低 阈值电压存储单元中的电荷增益。此外，在编程与擦除循环之中，擦除时 间必须逐渐增加，因为在电荷捕捉结构中所累积的电荷会变得难以擦除。 此电荷累积是由于空穴注入点与电子注入点彼此并不重迭，而在每一次擦 除脉冲之后仍会残留电子。此外，在一多位快闪存储装置的区块擦除时，由于工艺的不同(例如沟道长度的不同)会导致每一存储单元的擦除速度 并不相同。此擦除速度的不同会造成擦除状态的大范围Vt分布，其中某 些存储单元变得难以擦除，而某些存储单元则过度擦除。因此，目标阈值 电压Vt工作窗在许多次的编程与擦除循环之后会几乎关闭，而得到不佳 的耐久性。随着技术尺寸一再縮小，此问题会更为严重。浮动栅极装置，是在一导电浮动栅极中储存一位的电荷。多位装置具 有多个存储单元，每一多位存储单元提供二位快闪存储单元而可以储存电荷于一氧化物-氮化物-氧化物(ONO)介电层中。在一典型的多位存储单元结构中， 一氮化物层是用作为一捕捉材料，该捕捉材料是夹置于一顶氧 化物层与一底氧化物层之间。此氮化物层结构有效地代替了在浮动栅极装置中的浮动栅极层。在ONO介电层的氮化物层中的电荷，可以储存在多 位存储单元的左侧或右侧。现有的编程与擦除技术应用了沟道热电子方法以进行编程，并以带至 带隧穿诱发热空穴方法进行擦除。因此需要一种可以提供更有效的方法以 进行非易失性存储单元的编程与擦除。发明内容有鉴于此，本发明的一个目的在于提供一种用以操作双边偏压NAND 存储阵列元件的方法，其包含多个电荷捕捉存储单元，以对该与非(not and, NAND)存储阵列元件进行编程或擦除。 一种双侧偏压方法通过同时 施加一偏压至第一结(如一源极区域)与第二结(如一漏极区域)来对一电荷 捕捉存储单元的一右方位与一左方位进行平行编程或是平行擦除。随意(或 选择性)位擦除可以通过使用一双侧偏压方法对NAND存储阵列元件进行 数据或是程序代码的擦除。第一种型态的双侧偏压方法是使用一双侧偏压 电子注入来对NAND存储阵列元件进行编程。而第二种型态的双侧偏压 方法是使用一双侧偏压空穴注入来对NAND存储阵列元件进行擦除。在第一实施例中， 一双侧偏压电子注入编程方法搭配一双侧偏压空穴 注入擦除方法来对NAND存储阵列元件进行编程及擦除。利用一双侧偏 压电子注入编程方法来选择性地对NAND存储阵列元件进行编程。此选 择性地编程是通过施加一正字线电压至一被选取的字线，且施加一位线电压至将被程序的晶体管来达成。而利用一双侧偏压空穴擦除方法来选择性
地对NAND存储阵列元件进行擦除。此选择性地擦除是通过施加一负字
线电压至一被选取的字线，且施加一位线电压至将被擦除的晶体管来达成。
在第二实施例中，一傅勒-诺丁汉隧穿(FN)编程方法搭配一双侧偏压空 穴注入擦除方法来对NAND存储阵列元件进行编程及擦除。利用一傅勒-诺丁汉隧穿(FN)编程方法来选择性地对NAND存储阵列元件进行编程。此 选择性地编程是通过施加一高正字线电压，例如20伏特至一被选取的字 线，且施加一位线电压至将被程序的晶体管来达成。而利用一双侧偏压空 穴擦除方法来选择性地对NAND存储阵列元件进行擦除。此选择性地擦 除(原文为编程)是通过施加一负字线电压至一被选取的字线，且施加一位 线电压至将被擦除的晶体管来达成。
在第三实施例中，此NAND存储阵列元件包含多个电荷捕捉存储单 元，每一个电荷捕捉存储单元具有一第一捕捉位置以储存一第一位以及一 第二捕捉位置以储存一第二位。在此编程期间， 一第一沟道热电子编程方 法被用来编程此NAND存储阵列元件中每一被选取的电荷捕捉存储单元 的第一捕捉位置。 一第二沟道热电子编程方法接着被用来编程此NAND 存储阵列元件中每一被选取的电荷捕捉存储单元的第二捕捉位置。而利用 一双侧偏压空穴擦除方法来选择性地对NAND存储阵列元件进行擦除。 此选择性地擦除是通过施加一负字线电压至一被选取的字线，且施加一位 线电压至将被擦除的晶体管来达成。
广泛地描述，本发明是关于一种对NAND存储阵列元件双侧偏压方 法，此NAND存储阵列元件包含电荷捕捉存储单元矩阵于一存储阵列中， 每一个电荷捕捉存储单元具有一第一捕捉位置以储存一第一位以及一第 二捕捉位置以储存一第二位，此电荷捕捉存储单元矩阵于一列方向与多个 字线连接且于一行方向与多个位线连接，包含通过同时对每一个电荷捕捉 存储单元中其个别的(或任意的)源极端点和个别的(或任意的)漏极端 点偏压，以及施加一正的栅极电压至此每一个电荷捕捉存储单元所连接的 字线，来对此电荷捕捉存储单元矩阵中被选取的一个或多个电荷捕捉存储 单元进行电子注入编程；通过同时对每一个电荷捕捉存储单元中其个别的(或任意的)源极端点和个别的(或任意的)漏极端点偏压，以及施加一 负的栅极电压至此每一个电荷捕捉存储单元所连接的字线，来对此电荷捕 捉存储单元矩阵中被选取的一个或多个电荷捕捉存储单元进行空穴注入 擦除。本发明的优点是，此双侧偏压电子注入方法可模仿搭配增加或减去傅勒-诺丁汉隧穿(FN)以具有一较小的偏压以及较快的操作速度。本发明的结构及方法己通过参考详述于下的该较佳实施例与例示而 揭露的同时，需了解的是，该些实施例与例示仅为例示性之用，而非用以 限制本发明。这些和其它目的，特征，和实施例，会在下列实施方式的章 节中搭配图式被描述。


本发明是搭配图示及参考标号，而以许多特定的实施例描述，其中 图l为一剖面示意图，绘示对一电荷捕捉存储单元(或多位)以双侧偏压(DSB)空穴注入(HI)方法进行擦除操作。图2为根据本发明利用双侧偏压电子注入方法，对此电荷捕捉存储单 元进行编程操作的剖面示意图。图3为根据本发明第一实施例的一电路示意图，绘示用于一 NAND 存储阵列结构的双侧偏压电子注入编程方法被施加至所选取的字线。图4为根据本发明第一实施例的一电路示意图，绘示用于一 NAND 存储阵列结构的双侧偏压空穴注入擦除方法被施加至所选取的字线。图5为根据本发明第二实施例的一电路示意图，绘示用于一 NAND 存储阵列结构500的傅勒-诺丁汉隧穿(FN)方法被施加至所选取的字线以 进行选择性或是随意编程。图6为根据本发明第二实施例的一电路示意图，绘示用于一 NAND 存储阵列结构的双侧偏压空穴注入擦除方法被施加至所选取的字线。图7为根据本发明第二实施例的一电路示意图，绘示用于一 NAND 存储阵列结构的一位存储单元利用自一上方位线晶体管BLT的漏极电压 Vd来进行读取操作。图8为根据本发明第二实施例的一电路示意图，绘示用于一 NAND存储阵列结构的一位存储单元利用自一下方位线晶体管BLT的漏极电压 Vd来进行读取操作。
图9为根据本发明第三实施例的一电路示意图，绘示用于一 NAND 存储阵列结构的沟道热电子(CHE)程序被施加至一右方位。
图10为根据本发明第三实施例的一电路示意图，绘示用于一NAND 存储阵列结构的沟道热电子(CHE)程序被施加至一左方位。
图11为根据本发明第三实施例的一电路示意图，绘示用于一NAND 存储阵列结构的双侧偏压空穴注入擦除方法被施加至所选取的字线。
图12为根据本发明实施例的一电路示意图，绘示用于一NAND存储 阵列结构的一位存储单元中进行一个或多个右方位的读取操作。
图13为根据本发明实施例的一电路示意图，绘示用于一NAND存储 阵列结构的一位存储单元中进行一个或多个左方位的读取操作。
主要元件符号说明100电荷捕捉存储单元
110P型衬底
112沟道宽度
120、 122n+掺杂区域
130底介电结构
132电荷捕捉结构
134顶介电结构
140多晶硅栅极
170空穴电荷
180第一电荷捕捉位置
182第二电荷捕捉位置
220电子电荷
300NAND存储阵列结构
310-314字线
320-325位线
330-344晶体管332a第一或是上结332b第二或是下结380、 382电子420、 422空穴500NAND存储阵列结构510-514字线520-525位线530-544晶体管532a第一结532b第二结580、 582电子620、 622空穴■NAND存储阵列结构910-914字线920-925位线930-944晶体管932a右方捕捉位置932b左方捕捉位置982电子1140、 1142空穴具体实施方式
以下将参照图1 13而针对本发明结构实施例与方法进行描述。可以 了解的是，本发明的范畴并不限于所揭露的特定实施例，且本发明可以利 用其它特征、元件、方法与实施方式而实施。在各实施例中的相似元件大 致将以相似的标号标示之。图1为一剖面示意图，绘示对一电荷捕捉存储单元(或多位)100以 双侧偏压(DSB)空穴注入(HI)方法进行擦除操作。此电荷捕捉存储单 元100包括一 P型衬底110与n+掺杂区域120与122，以及在n+掺杂区 域120与122之间的p型掺杂区域。 一第一方向电流114是指示空穴电荷自n+掺杂区域120流出的方向，而第二方向电流116则指出空穴电荷自 n+掺杂区域122流出的方向。P型衬底110的沟道宽度X 112是置于左端 的n+掺杂区域120与右端的n+掺杂区域122之间。底介电结构130 (底 氧化物)是位于P型衬底110中的沟道宽度度X 112的上表面上。电荷捕 捉结构132 (例如氮化硅层)位于底介电结构130之上。 一顶介电结构134 (顶氧化物)位于电荷捕捉结构132之上。 一多晶硅栅极140位于顶介电 结构134之上。底介电结构130、电荷捕捉结构132、以及顶介电结构134 的组合， 一般称为ONO (氧化物-氮化物-氧化物)结构。ONO结构的宽 度通常(但不必然)与P型衬底110的沟道宽度X112对齐。电荷捕捉存 储单元IOO在电荷捕捉结构132之中包括了一第一电荷捕捉位置180 (例 如在电荷捕捉结构132的左侧而储存一个以上的位)以及一第二电荷捕捉 位置182 (例如在电荷捕捉结构132的右侧而储存一个以上的位)。代表性 的顶介电结构材料包括二氧化硅以及氮氧化硅，或其它类似的高介电常数 材料，包括如氧化铝等，其厚度约5至10纳米。代表性的底介电结构材 料包括二氧化硅以及氮氧化硅，或其它类似的高介电常数材料，包括如氧 化铝等，其厚度约3至IO纳米。代表性的电荷捕捉结构包括氮化硅、或 其它高介电常数材料，包括金属氧化物如氧化铝、氧化铪、氧化铈等，其 厚度约3至9纳米。电荷捕捉结构可为不连续的电荷捕捉材料区块或颗粒， 或为如图所示的连续层。
类多位的存储单元具有，举例而言，厚度介于3至10纳米的底氧化 物、厚度介于3至9纳米的电荷捕捉层、以及厚度介于5至10纳米的顶 氧化物。类SONOS存储单元具有，举例而言，厚度介于1至3纳米的底 氧化物、厚度介于3至9纳米的电荷捕捉层、以及厚度介于3至10纳米 的顶氧化物。
在本文中一般所使用的词汇，「编程」是指升高一存储单元的阈值电 压，而「擦除」则是指降低一存储单元的阈值电压。然而，本发明的方法 包括了 「编程」是指升高一存储单元的阈值电压、「擦除」指降低一存储 单元的阈值电压的产品与方法，以及「编程」是指降低一存储单元的阈值 电压、「擦除」指升高一存储单元的阈值电压的产品与方法。
电荷捕捉存储单元100是在n+掺杂区域120和122进行双侧偏压，此二掺杂区域也可称为源极区域120以及漏极区域122。 「双侧偏压」是指同 时对源极区域120与漏极区域122施加偏压。「同时」在本文中具有较宽 广的含意，包括同时进行、重迭、共同发生、并联发生、或大约同时发生。 施加至源极区域120与漏极区域122的偏压可以为相同电压或不同的电 压。在此实施例中，施加至源极区域120与漏极区域122的电压同为5伏 特，因此图中显示施加至源极区域120的源极电压Vs 150为5伏特，而 施加至漏极区域122的漏极电压Vd 152也为5伏特。一负栅极电压-Vg 160，例如-8伏特，被施加至多晶硅栅极140以进 行双侧偏压空穴注入方法。在另一实施例中，-10伏特的负栅极电压-Vg 160 被施加至多晶硅栅极140以加强此空穴发射的效率。空穴电荷170可以利 用一结电压而产生，此结电压是用以控制空穴产生效率。图2为根据本发明利用双侧偏压电子注入方法，对此电荷捕捉存储单 元100进行编程操作的剖面示意图。图2中的电荷捕捉存储单元100也通 过施加至源极区域120与漏极区域122相同的电压，施加双侧偏压。施加 至源极区域120的源极电压Vs 150为5伏特。 一第一方向电流214是指 示电子电荷自n+掺杂区域120流出的方向，而第二方向电流216则指示电 子电荷自n+掺杂区域122流出的方向。而施加至漏极区域122的漏极电压 Vdl52也为5伏特。在一电子注入方法中， 一正栅极电压Vg210为8伏 特被施加至多晶硅栅极140以加强此电子注入的效率。电子电荷220可以 利用一结电压而产生，此结电压是用以控制电子产生效率。图3为根据本发明第一实施例的一电路示意图，绘示用于一 NAND 存储阵列结构300的双侧偏压电子注入编程方法被施加至所选取的字线。 NAND存储阵列结构300包括多条字线310-314，其是沿着第一方向(或 水平方向)延伸，并与多条沿着第二方向(或垂直方向)延伸的上方位线 320-322在上半部交错，而与多条沿着第二方向(或垂直方向)延伸的下 方位线323-325，在下半部交错。此NAND存储阵列结构300更包括多个 晶体管330-344，其中每一个晶体管具有一栅极端点、 一第一结或是一源 极端点、以及一第二结或是一漏极端点。这些"选择性地编程"或是"随意编程"的名词是指通过选取一被选 取字线、及一个或多个被选取上方位线及一个或多个被选取下方位线的组合来决定哪些位会被编程。并不像传统的编程技术，其会编程一存储阵列 中的一大块存储单元，选择性地或是随意的编程一个或多个位为基础。单 一位可以被选取进行选择性地或是随意的编程。
在此实施例中，假设字线312被选取进行选择性地或是随意的编程。
10伏特的栅极电压Vwu6 362施加至字线312，其是进行随意编程的被圈 起来350晶体管的一部分。其结果是，与字线312连接的晶体管332、 337 和342可以被选取进行编程。假设晶体管332和342被选取进行编程，而 晶体管337并没有。
为了编程晶体管332的第一或是上结332a， 一第一位线电压VBU 370 被施加于此第一位线320。此晶体管330通过施加一电压VBLT360至字线 310而开启，以将此第一位线电压VBu 370向下游传递给晶体管331。此 晶体管331通过设定一字线电压Vwu 361至一通过电压(Vpass)电压且施 加此Vpass电压给字线311而开启。此Vpass电压为大于一编程电压(PV) 且足以开启以晶体管的电压。因为此字线311尚未被选取(或是一未选取字 线)，此Vpass电压用来开启一晶体管以传递一位线电压。在此同时，此未 被选取字线并不需要如同以选取的字线312—般，施加一个例如为10伏 特的高电压。此5伏特的第一位线电压VBu 370经过晶体管330、 331而 向下游传递给晶体管332的第一结332a(源极或漏极)。此施加给字线312 的10伏特字线电压VWIjl6 362和施加给第一位线320的5伏特第一位线电 压VBU 370的组合会产生且导致电子380移向晶体管332的第一结332a。
一第四位线电压VBL4 373被施加于此第四位线323以编程晶体管332 的第二或是下结332b。此晶体管334通过施加一电压VBLT 364至字线314 而开启，以将此第四位线电压VBL4 373向上游传递给晶体管333。此晶体 管333通过设定一字线电压VWL32 363至一 Vpass电压且施加此Vpass电 压给字线313而开启。此5伏特的第四位线电压VBL4 373经过晶体管334、 333而向上游传递给晶体管332的第二结332b(源极或漏极)。因此，双侧 偏压电子注入编程方法通过同时利用第一位线电压VBU 370来编程晶体 管332的第一结332a以及利用第四位线电压VBM 373来编程晶体管332 的第二结332b而达成。此5伏特的第一位线电压VBL1 370经过晶体管330、 331而向下游传递给晶体管332的第一结332a(源极或漏极)。此施加给字线312的10伏特字线电压VWU6 362和施加给第四位线323的5伏特第四 位线电压VBlj4 373的组合会产生且导致电子382移向晶体管332的第二结 332b。除了晶体管332之外，连接至字线312的晶体管342也被选取进行随 意编程。为了编程晶体管342的第一或是上结342a， 一第三位线电压VBU 372被施加于此第三位线322。此晶体管340通过施加一电压V肌t 360至 字线310而开启，以将此第三位线电压VBU 372向下游传递给晶体管341。 此晶体管341通过设定一字线电压Vwu 361至一 Vpass电压且施加此 Vpass电压给字线311而开启。此5伏特的第三位线电压VBU 372经过晶 体管340、 341而向下游传递给晶体管342的第一结342a(源极或漏极)。一第六位线电压VBl6 375被施加于此第六位线325以编程晶体管342 的第二或是下结342b。此晶体管344通过施加一电压V肌t 364至字线314 而开启，以将此第六位线电压vbl6 375向上游传递给晶体管343。此晶体 管343通过设定一字线电压VWl32 363至一 Vpass电压且施加此Vpass电 压给字线313而开启。此5伏特的第六位线电压Vbl6 375经过晶体管344、 343而向上游传递给晶体管342的第二结342b(源极或漏极)。因此，双侧 偏压电子注入编程方法通过同时利用第三位线电压Vbl3 372来编程晶体 管342的第一结342a以及利用第六位线电压VBL6 375来编程晶体管342 的第二结342b而达成。此与字线312相连接的晶体管337在此范例中并未被选取。当一晶体 管并未被选取进行编程时，依个别位线并未施加任何电压至此晶体管的 结。与第二位线321相连接的第二位线电压vbl2 371，大约是0伏特。而 与第五位线324相连接的第五位线电压V肌5 374，也大约是0伏特。图4为根据本发明第一实施例的一电路示意图，绘示用于一 NAND 存储阵列结构400的双侧偏压空穴注入擦除方法被施加至所选取的字线。 此NAND存储阵列结构400的双侧偏压空穴注入擦除方法也可以根据随 意(或选取)擦除方式来进行，其代表此擦除可以是一位一位的基础来进行， 而不必是一区块的方式擦除。在此范例中，以双侧偏压空穴注入方法来选 取晶体管332和342进行擦除。为了进行双侧偏压空穴注入方法， 一个负 字线电压410， Vwu6施加至字线312，其系共同连接至晶体管332、 337和342的栅极终端。 一个施加至字线312的负字线电压大约为-10伏特。
为了擦除晶体管332的第一或是上结332a， 一第一位线电压VBU 370 被施加于此第一位线320。此晶体管330通过施加一电压Vblt 360至字线 310而开启，以将此第一位线电压Vsu 370向下游传递给晶体管331。此 晶体管331通过设定一字线电压Vwu 361至一 Vpass电压且施加此Vpass 电压给字线311而开启。此Vpass电压为大于一编程电压(PV)且足以开启 以晶体管的电压。因为此字线311尚未被选取(或是一未选取字线)，此 Vpass电压用来开启一晶体管以传递一位线电压。在此同时，此未被选取 字线并不需要如同以选取的字线312 —般，施加一个例如为10伏特的高 电压。此5伏特的第一位线电压VBL1 370经过晶体管330、 331而向下游 传递给晶体管332的第一结'332a(源极或漏极)。此施加给字线312的-10 伏特字线电压VWU6 410和施加给第一位线320的5伏特第一位线电压 VBU 370的组合会产生且导致空穴420移向晶体管332的第一结332a。
一第四位线电压VBM 373被施加于此第四位线323以擦除晶体管332 的第二或是下结332b。此晶体管334通过施加一电压VBLT 364至字线314 而开启，以将此第四位线电压V脇373向上游传递给晶体管333。此晶体 管333通过设定一字线电压Vwl32 363至一 Vpass电压且施加此Vpass电 压给字线313而开启。此5伏特的第四位线电压VBl4373经过晶体管334、 333而向上游传递给晶体管332的第二结332b(源极或漏极)。因此，双侧 偏压空穴注入擦除方法通过同时利用第一位线电压VBU 370来编程晶体 管332的第一结332a以及利用第四位线电压VBM 373来编程晶体管332 的第二结332b而达成。此5伏特的第一位线电压Vm 370经过晶体管330、 331而向下游传递给晶体管332的第一结332a(源极或漏极)。此施加给字 线312的-10伏特字线电压VWU6 410和施加给第四位线323的5伏特位线 电压Vbl4 373的组合会产生且导致空穴422移向晶体管332的第二结 332b。
图5为根据本发明第二实施例的一电路示意图，绘示用于一 NAND 存储阵列结构500的傅勒-诺丁汉隧穿(FN)方法被施加至所选取的字线以 进行选择性或是随意编程。此NAND存储阵列结构500包括多条字线 510-514，其是沿着第一方向(或水平方向)延伸，并与多条沿着第二方向(或垂直方向)延伸的上方位线520-522在上半部交错，而与多条沿着第 二方向(或垂直方向)延伸的下方位线523-525，在下半部交错。此NAND 存储阵列结构500更包括多个晶体管530-544，其中每一个晶体管具有一 栅极端点、 一第一结或是一源极端点、以及一第二结或是一漏极端点。在 此实施例中，假设字线512被选取进行选择性地或是随意的编程被圈起来 550的个别晶体管。20伏特的栅极电压VWU6 562施加至字线512，其是 进行随意编程的一部分。其结果是，与字线512连接的晶体管532、 537 和542可以被选取进行编程。假设晶体管532和542被选取进行编程，而 晶体管537并没有。
为了编程晶体管532， 一个0伏特的第一位线电压VBU 570被施加于 此第一位线520。此施加给字线512的20伏特字线电压VWL16 562和施加 给第一位线520的0伏特第一位线电压VBL1 570的组合会产生一个20 伏特电压差，其足够进行FN编程，可以导致电子580移向晶体管532的 第一结532a。 一个0伏特的第四位线电压VBL4 573被施加于此第四位线 523。此施加给字线512的20伏特字线电压Vwu6 562和施加给第四位线 523的0伏特第四位线电压VBL4 573的组合也会产生一个20伏特电压差， 其足够进行FN编程，可以导致电子582移向晶体管532的第二结532b。
为了编程晶体管542， 一个0伏特的第三位线电压VBL3 572被施加于 此第三位线522。此施加给字线512的20伏特字线电压VWL16 562和施加 给第三位线523的0伏特第三位线电压VBL3 572组合会产生一个20伏特 电压差，其足够进行FN编程，可以导致电子580移向晶体管542的第一 结542a。 一个0伏特的第六位线电压VBW 575被施加于此第六位线525。 此施加给字线512的20伏特字线电压VWU6 562和施加给第六位线525的 0伏特第六位线电压VBL6 575的组合也会产生一个20伏特电压差，其足 够进行FN编程，可以导致电子582移向晶体管542的第二结542b。此晶 体管537在此范例中并未被选取进行随意编程。 一个8伏特的第二位线电 压VBU 571被施加给第二位线521。此晶体管535通过施加一电压VB1T 560 至字线510而开启，以将此第二位线电压VBU 571向下游传递给晶体管 536。 此晶体管536通过设定一字线电压Vwu 561至一Vpass电压且施加 此Vpass电压给字线511而开启。此Vpass电压为大于一编程电压(PV)且足以开启以晶体管的电压。因为此字线511尚未被选取(或是一未选取字线)，此Vpass电压用来开启一晶体管以传递一位线电压。此8伏特的第二 位线电压V肌2 571经过晶体管535、 536而向下游传递给晶体管537。此 施加给字线512的+20伏特字线电压VWL16 562和施加给第二位线521的8 伏特第二位线电压Vbl2 571的组合会产生一 12伏特的电压差，其不足够 以开启晶体管537而无法产生FN编程。图6为根据本发明第二实施例的一电路示意图，绘示用于一 NAND 存储阵列结构500的双侧偏压空穴注入擦除方法被施加至所选取的字线。 此NAND存储阵列结构500的双侧偏压空穴注入擦除方法也可以根据随 意(或选取)擦除方式来进行，其代表此擦除可以是一位一位的基础来进行， 而不必是一区块的方式擦除。在此范例中，是以双侧偏压空穴注入方法来 选取晶体管532和542进行擦除。为了进行双侧偏压空穴注入方法， 一个 负字线电压610， Vwu6施加至字线512，其系共同连接至晶体管532、 537 和542的栅极终端。 一个施加至字线512的负字线电压大约为-10伏特。为了擦除晶体管532的第一或是上结532a， 一第一位线电压VBU 620 被施加于此第一位线520。此晶体管530通过施加一电压Vblt 560至字线 510而开启，以将此第一位线电压Veu 620向下游传递给晶体管531。此 晶体管531通过设定一字线电压Vwu 561至一 Vpass电压且施加此Vpass 电压给字线511而开启。此Vpass电压为大于一编程电压(PV)且足以开启 以晶体管的电压。因为此字线511尚未被选取(或是一未选取字线)，此 Vpass电压用来开启一晶体管以传递一位线电压。在此同时，此未被选取 字线并不需要如同以选取的字线512 —般，施加一个例如为-10伏特的电 压。此5伏特的第一位线电压VBu 620经过晶体管530、 531而向下游传 递给晶体管532的第一结532a(源极或漏极)。此施加给字线512的-10伏 特字线电压VWU6 610和施加给第一位线520的5伏特第一位线电压VBL1 620的组合会产生且导致空穴620移向晶体管532的第一结532a。一第四位线电压VBl4 623被施加于此第四位线523以擦除晶体管532 的第二或是下结532b。此晶体管534通过施加一电压VBLT612至字线514 而开启，以将此第四位线电压VB" 623向上游传递给晶体管533。此晶体 管533通过设定一字线电压VWL32 5 63至一 Vpass电压且施加此Vpass电压给字线513而开启。此5伏特的第四位线电压VBW 623经过晶体管534、 533而向上游传递给晶体管532的第二结532b(源极或漏极)。因此，双侧 偏压空穴注入擦除方法通过同时利用第一位线电压VBU 620来编程晶体 管532的第一结532a以及利用第四位线电压VBM 623来编程晶体管532 的第二结532b而达成。此5伏特的第一位线电压VBU 620经过晶体管530、 531而向下游传递给晶体管532的第一结532a(源极或漏极)。此施加给字 线512的-10伏特字线电压VWU6 610和施加给第四位线523的5伏特位线 电压VBL4 623的组合会产生且导致空穴622移向晶体管532的第二结 532b。
图7为根据本发明第二实施例的一电路示意图，绘示用于一 NAND 存储阵列结构500的一位存储单元利用自一上方位线晶体管BLT的漏极电 压Vd来进行读取操作。 一读取电压710被选择介于一擦除(EV)电压与一 编程电压(PV)之间。例如，此擦除电压阶级可以被设为大约是2伏特而编 程电压阶级可以被设为大约是4伏特。则一个适合的读取电压在此范例中 可以约为3伏特。 一电压Vwu6 710是提供给字线512作为读取电压，其 连接至晶体管532、537和542。通过施加1.6伏特的第一位线电压VBU 720 至此第一位线520而施加给第四位线523的O伏特第四位线电压VBU 573， 会在晶体管532的源极与漏极之间产生一个1.6伏特的电压差。类似地， 通过施加1.6伏特的第二位线电压VBlj2 721至此第二位线521而施加给第 五位线524的0伏特第五位线电压VBL5 574，会在晶体管537的源极与漏 极之间产生一个1.6伏特的电压差。更进一步，通过施加1.6伏特的第三 位线电压VBU 722至此第三位线522而施加给第六位线525的0伏特第六 位线电压V肌6 575，也会在晶体管542的源极与漏极之间产生一个1.6伏 特的电压差。字线电压Vwu 561和VWL32 563分别提供一 Vpass给字线511、 513而不会有读取干扰。此Vpass电压选取为大于一编程电压(PV)以开启 一晶体管的电压。
图8为根据本发明第二实施例的一电路示意图，绘示用于一 NAND 存储阵列结构500的一位存储单元利用自一下方位线晶体管BLT的漏极电 压Vd来进行读取操作。 一读取电压710被选择介于一擦除(EV)电压与一 编程电压(PV)之间。 一电压Vwu6 710提供给字线512作为读取电压，其连接至晶体管532、 537和542。通过施加0伏特的第一位线电压VBLI 810 至此第一位线520而施加给第四位线523的1.6伏特第四位线电压VBM 820，会在晶体管532的源极与漏极之间产生一个1.6伏特的电压差。类似 地，通过施加0伏特的第二位线电压VBL2 811至此第二位线521而施加给 第五位线524的1.6伏特第五位线电压VBL5 821，会在晶体管537的源极 与漏极之间产生一个1.6伏特的电压差。更进一步，通过施加0伏特的第 三位线电压VBL3 812至此第三位线522而施加给第六位线525的1.6伏特 第六位线电压VBL6 822，也会在晶体管542的源极与漏极之间产生一个1.6 伏特的电压差。字线电压VWL1 561和VWL32 5 63分别提供一 Vpass给字线 511、 513而不会有读取干扰。此Vpass电压选取为大于一编程电压(PV) 以开启一晶体管的电压。
图9为根据本发明第三实施例的一电路示意图，绘示用于一 NAND 存储阵列结构900的沟道热电子(CHE)程序被施加至一右方位(位R)。此 NAND存储阵列结构900包括多条字线910-914，其系沿着第一方向(或 水平方向)延伸，并与多条沿着第二方向(或垂直方向)延伸的上方位线 920-922在上半部交错，而与多条沿着第二方向(或垂直方向)延伸的下 方位线923-925，在下半部交错。此NAND存储阵列结构900更包括多个 晶体管930-944，其中每一个晶体管具有一栅极端点、 一第一结或是一源 极端点、以及一第二结或是一漏极端点。每一个多个晶体管930-944是一 氮化物捕捉存储单元，其中每一氮化物捕捉存储单元包括两个捕捉状态(例 如一左方位位置储存一左方位而一右方位位置储存一右方位)以储存两个 位信息。
在此实施例中，假设字线912被选取进行选择性地或是随意的编程。 10伏特的栅极电压Vwu6 962系施加至字线912，其是进行随意编程的被 圈起来950晶体管的一部分。其结果是，与字线912连接的晶体管932、 937和942可以被选取进行编程。假设晶体管932和942被选取进行编程， 而晶体管937并没有。
一氮化物捕捉存储单元中的两个捕捉位置可以利用沟道热电子(CHE) 编程技术而分别地被编程。举例而言。此氮化物捕捉存储单元中的一右方 位可以利用沟道热电子(CHE)编程技术先被编程。而此氮化物捕捉存储单元中的一左方位可以利用沟道热电子(CHE)编程技术后被编程。为了编程晶体管932的一右方捕捉位置932a， 一个5伏特的第一位线 电压V阳970被施加于此第一位线920。此晶体管930通过施加一电压VBLT 960至字线910而开启，以将此第一位线电压VBu 970向下游传递给晶体 管931。此晶体管931通过设定一字线电压Vwu 961至一 Vpass电压且施 加此Vpass电压给字线911而开启。此Vpass电压为大于一编程电压(PV) 且足以开启以晶体管的电压。因为此字线911尚未被选取(或是一未选取字 线)，此Vpass电压用来开启一晶体管以传递一位线电压。在此同时，此未 被选取字线并不需要如同以选取的字线912—般，施加一个高电压。此5 伏特的第一位线电压VBL, 970经过晶体管930、 931而向下游传递给晶体 管932的右方捕捉位置932a。此施加给字线912的10伏特字线电压Vwu 962和施加给第一位线920的5伏特第一位线电压VBL1 970的组合会产生 且导致电子980移向晶体管932的右方捕捉位置932a。除了晶体管932之外，与字线912连接的晶体管942也被选取进行随 意编程。为了编程晶体管942的一右方捕捉位置942a， 一个5伏特的第三 位线电压VBL3 972被施加于此第三位线922。此晶体管940通过施加一电 压V礼T960至字线910而开启，以将此第三位线电压VBL3 972向下游传递 给晶体管941。此晶体管941通过设定一字线电压Vwu961至一 Vpass电 压且施加此Vpass电压给字线911而开启。此5伏特的第三位线电压VBL3 972经过晶体管940、941而向下游传递给晶体管942的右方捕捉位置942a。与字线912连接的晶体管937在此范例中并未被选取进行随意编程。 当一个晶体管并未被选取进行编程时， 一个别的位线并不会施加任何偏压 至此晶体管的结。与第二位线921连接的第二位线电压VBL2 971，大约是 O伏特。图10为根据本发明第三实施例的一电路示意图，绘示用于一NAND 存储阵列结构900的沟道热电子(CHE)程序被施加至一左方位(位L)。为了 编程晶体管932的一左方捕捉位置932b，一个5伏特的第四位线电压VBL4 1020被施加于此第四位线923。此晶体管934通过施加一电压VBLT 1012 至字线914而开启，以将此第四位线电压V肌4 1020向上游传递给晶体管 933。此晶体管933通过设定一字线电压Vwu2 1011至一 Vpass电压且施加此Vpass电压给字线913而开启。此Vpass电压为大于一编程电压(PV) 且足以开启以晶体管的电压。因为此字线913尚未被选取(或是一未选取字 线)，此Vpass电压用来开启一晶体管以传递一位线电压。在此同时，此未 被选取字线并不需要如同以选取的字线912—般，施加一个高电压。此5 伏特的第四位线电压V肌4 1020经过晶体管934、 933而向上游传递给晶体 管932的左方捕捉位置932b。此施加给字线912的10伏特字线电压Vwu6 1010和施加给第四位线923的5伏特第四位线电压Vbl4 1020的组合会产 生且导致电子982移向晶体管932的左方捕捉位置932b。除了晶体管932之外，与字线912连接的晶体管942也被选取进行随 意编程。为了编程晶体管942的一左方捕捉位置942b， 一个5伏特的第六 位线电压VBw 1022被施加于此第六位线925。此晶体管944通过施加一 电压VBLT 1012至字线914而开启，以将此第六位线电压VBL6 1022向上游 传递给晶体管943。此晶体管943通过设定一字线电压VWU2 1011至一 Vpass电压且施加此Vpass电压给字线913而开启。因为此字线913尚未 被选取(或是一未选取字线)，此Vpass电压用来开启一晶体管以传递一位 线电压。在此同时，此未被选取字线并不需要如同以选取的字线912 —般， 施加一个高电压。此5伏特的第六位线电压V肌6 1022经过晶体管944、 943而向上游传递给晶体管942的左方捕捉位置942b。此施加给字线912 的10V字线电压Vwu6 1010和施加给第六位线925的5伏特第六位线电压 Vbl6 1022的组合会产生且导致电子984移向晶体管942的左方捕捉位置 942b 。与字线912连接的晶体管937在此范例中并未被选取进行随意编程。 当一个晶体管并未被选取进行编程时， 一个别的位线并不会施加任何偏压 至此晶体管的结。与第五位线924连接的第五位线电压VBL5 1021，大约 是0伏特。图11为根据本发明第三实施例的一电路示意图，绘示用于一NAND 存储阵列结构900的双侧偏压空穴注入擦除方法被施加至所选取的字线。 此NAND存储阵列结构900的双侧偏压空穴注入擦除方法也可以根据随 意(或选取)擦除方式来进行，其代表此擦除可以是一位一位的基础来进行， 而不必是一区块的方式擦除。在此范例中，是以双侧偏压空穴注入方法来选取晶体管932和942进行擦除。为了进行双侧偏压空穴注入方法， 一个 负字线电压IOIO， Vwu6是施加至字线912,其系共同连接至晶体管932、 937和942的栅极终端。一个施加至字线912的负字线电压大约为-IO伏特。
为了擦除晶体管932的一右方捕捉位置932a，第一位线电压VBU 1120 被施加于此第一位线920。此晶体管930通过施加一电压Vblt 960至字线 910而开启，以将此第一位线电压VBu 1120向下游传递给晶体管931。此 晶体管931通过设定一字线电压Vwu 961至一 Vpass电压且施加此Vpass 电压给字线911而开启。此Vpass电压为大于一编程电压(PV)且足以开启 以晶体管的电压。因为此字线911尚未被选取(或是一未选取字线)，此 Vpass电压用来开启一晶体管以传递一位线电压。在此同时，此未被选取 字线并不需要如同以选取的字线912 —般，施加一个例如为-10伏特的电 压。此5伏特的第一位线电压VBu 1120经过晶体管930、 931而向下游传 递给晶体管932的右方捕捉位置932a。此施加给字线912的-10伏特字线 电压Vwu6 1110和施加给第一位线920的5伏特第一位线电压VBu 1120 的组合会产生且导致空穴1140移向晶体管932的右方捕捉位置932a。
为了擦除晶体管932的一左方捕捉位置(或第二接面或底部结)932b， 一个第四位线电压Vbl4 1130被施加于此第四位线923。此晶体管934通过 施加一电压VBLT 964至字线914而开启，以将此第四位线电压VBL4 1130 向上游传递给晶体管933。此晶体管933通过设定一字线电压VWU2 963 至一 Vpass电压且施加此Vpass电压给字线913而开启。此5伏特的第四 位线电压VBW 1130经过晶体管934、 933而向上游传递给晶体管932的左 方捕捉位置932b。因此，双侧偏压空穴注入擦除方法通过同时利用第一位 线电压VBu 1120来擦除晶体管932的第一结932a以及利用第四位线电压 VBM 1130来擦除晶体管332的第二结332b而达成。此5伏特的第一位线 电压V阳1120经过晶体管930、 931而向下游传递给晶体管332的第一结 332a(源极或漏极)。此施加给字线912的-10伏特字线电压VWU6 1110和施 加给第四位线923的5伏特第四位线电压Vbl6 1130的组合会产生且导致 空穴1142移向晶体管932的左方捕捉位置932b。
图12为根据本发明实施例的一电路示意图，绘示用于一NAND存储 阵列结构900的一个或多个被选取的存储装置中的一位存储单元进行一右方位(或底部位线晶体管)的读取操作。 一读取电压1210被选择介于一擦除
(EV)电压与一编程电压(PV)之间。 一电压VWU6 1210提供给字线912作为 读取电压，其连接至晶体管932、 927和942。通过施加O伏特的第一位线 电压VBU 1220至此第一位线920与施加给第四位线923的1.6伏特第四 位线电压VBM 1230，会在晶体管932的源极与漏极之间产生一个1.6伏特 的电压差。类似地，通过施加O伏特的第二位线电压VBu 1221至此第二 位线921而施加给第五位线924的1.6伏特第五位线电压VBLj5 1231，会在 晶体管937的源极与漏极之间产生一个1.6伏特的电压差。更进一步，通 过施加0伏特的第三位线电压VBU 1222至此第三位线922而施加给第六 位线925的1.6伏特第六位线电压VBlj6 1232，也会在晶体管942的源极与 漏极之间产生一个1.6伏特的电压差。字线电压Vwu 961和VWL32 963分 别提供一 Vpass给字线911、 913而不会有读取干扰。此Vpass电压选取 为大于一编程电压(PV)以开启一晶体管的电压。
图13为根据本发明实施例的一电路示意图，绘示用于一NAND存储 阵列结构900的一个或多个被选取的存储装置中的一位存储单元进行一左 方位(或上方位线晶体管)的读取操作。 一电压Vwu6 1210提供给字线912 作为读取电压，其连接至晶体管932、 927和942。通过施加1.6伏特的第 一位线电压VBU 1320至此第一位线920与施加给第四位线923的0伏特 第四位线电压VBl4 1330，会在晶体管932的源极与漏极之间产生一个1.6 伏特的电压差。类似地，通过施加1.6伏特的第二位线电压VBlj2 1321至 此第二位线921而施加给第五位线924的0伏特第五位线电压VBl5 1331， 会在晶体管937的源极与漏极之间产生一个1.6伏特的电压差。更进一步， 通过施加1.6伏特的第三位线电压VBU 1322至此第三位线922而施加给 第六位线925的0伏特第六位线电压VBlj6 1332，也会在晶体管942的源 极与漏极之间产生一个1.6伏特的电压差。字线电压Vwu 961和Vwlj32 9 63 分别提供一 Vpass给字线911、 913而不会有读取干扰。此Vpass电压选 取为大于一编程电压(PV)以开启一晶体管的电压。
在本发明已通过参考详述于上的该较佳实施例与例示而揭露的同时， 需了解的是，该些实施例与例示仅为例示性之用，而非用以限制本发明， 对于熟习本技艺者而言，可轻易地达成各种的修饰与结合，而该些修饰与结合应落于本发明之精神与及本申请专利范围所限定的范围中。
权利要求
1、一种用以操作双边偏压与非存储器元件的方法，该存储器元件具有一储存电荷的一电荷捕捉存储单元矩阵于一存储器阵列结构中，每一该电荷捕捉存储单元具有一第一电荷捕捉位置以储存一第一位以及一第二电荷捕捉位置以储存一第二位，该电荷捕捉存储单元矩阵在行方向与多条字线连接而在列方向与多个位线连接，其特征在于，该方法包括通过同时偏压每一该多个电荷捕捉存储单元任意一源极终端及一漏极终端且施加一正栅极电压至与该多个电荷捕捉存储单元连接的一所选定字线，电子注射或傅勒-诺丁汉隧穿编程该电荷捕捉存储单元矩阵中的至少一个被选定的电荷捕捉存储单元；以及通过同时偏压每一该多个电荷捕捉存储单元任意一源极终端及一漏极终端且施加一负栅极电压至与该多个电荷捕捉存储单元连接的该所选定字线，空穴注射擦除该电荷捕捉存储单元矩阵中的该至少一个被选定的电荷捕捉存储单元。
2、 根据权利要求1所述的用以操作双边偏压与非存储器元件的方法，其特征在于，在该电子注射或傅勒-诺丁汉隧穿编程步骤中， 一通过电压被 施加于该多条字线中未被选定的字线，该通过电压具有的电压值大于该编 程电压值。
3、 根据权利要求1所述的用以操作双边偏压与非存储器元件的方法， 其特征在于，在该擦除步骤中， 一通过电压被施加于该多条字线中未被选 定的字线，该通过电压具有的电压值大于该擦除电压值。
4、 根据权利要求1所述的用以操作双边偏压与非存储器元件的方法， 其特征在于，在该电子注射编程步骤中被施加于该所选定字线的该正栅极 电压为10伏特。
5、 根据权利要求1所述的用以操作双边偏压与非存储器元件的方法， 其特征在于，在该傅勒-诺丁汉隧穿编程步骤中被施加于该所选定字线的该 正栅极电压为20伏特。
6、 根据权利要求1项所述的用以操作双边偏压与非存储器元件的方 法，其特征在于，在该擦除步骤中被施加于该所选定字线的该负栅极电压为-10伏特。
7、 一种用以操作双边偏压与非存储器元件的方法，该存储器元件具 有一储存电荷的一电荷捕捉存储单元矩阵于一存储器阵列结构中，每一该 电荷捕捉存储单元具有一第一电荷捕捉位置以储存一第一位以及一第二 电荷捕捉位置以储存一第二位，该电荷捕捉存储单元矩阵在行方向与多条 字线连接而在列方向与多个位线连接，其特征在于，该方法包括通过同时偏压每一该多个电荷捕捉存储单元任意一源极终端及一漏 极终端且施加一正栅极电压至与该多个电荷捕捉存储单元连接的该一所 选定字线，沟道热电子编程该电荷捕捉存储单元矩阵中的每一个电荷捕捉 存储单元的该第一电荷捕捉位置中的该第一位；通过同时偏压每一该多个电荷捕捉存储单元任意一源极终端及一漏 极终端且施加一正栅极电压至与该多个电荷捕捉存储单元连接的该所选 定字线，沟道热电子编程该电荷捕捉存储单元矩阵中的每一个电荷捕捉存 储单元的该第二电荷捕捉位置中的该第二位；以及通过同时偏压每一该多个电荷捕捉存储单元任意一源极终端及一漏 极终端且施加一负栅极电压至与该多个电荷捕捉存储单元连接的该所选 定字线，空穴注射擦除该电荷捕捉存储单元矩阵中的该至少一个被选定的 电荷捕捉存储单元。
8、 根据权利要求7所述的用以操作双边偏压与非存储器元件的方法，其特征在于，在该沟道热电子编程该第一位或该第二位步骤中， 一通过电 压被施加于该多条字线中未被选定的字线，该通过电压具有的电压值大于 该编程电压值。
9、 根据权利要求7所述的用以操作双边偏压与非存储器元件的方法，其特征在于，在该沟道热电子编程该第一位或该第二位步骤中，被施加于该所选定字线的该正栅极电压为io伏特。
10、 根据权利要求7所述的用以操作双边偏压与非存储器元件的方法， 其特征在于，在该擦除步骤中被施加于该所选定字线的该负栅极电压为-10 伏特。
11 、根据权利要求7所述的用以操作双边偏压与非存储器元件的方法， 其特征在于，更包含读取该多个电荷捕捉存储单元中的每一个所选定存储单元的该第一电荷捕捉位置中的该第一位或该第二电荷捕捉位置中的该 第二位。
全文摘要
本发明公开了一种用以操作双边偏压“与非(NAND)”存储阵列元件的方法。一种双侧偏压方法通过同时施加一偏压至第一结(一源极区域)与第二结(一漏极区域)来对一电荷捕捉存储单元的一右方位与一左方位进行平行编程或是平行擦除。随意(或选择性)位擦除可以通过使用一双侧偏压方法对NAND存储阵列元件进行数据或是程序代码的擦除。第一种型态的双侧偏压方法是使用一双侧偏压电子注入来对NAND存储阵列元件进行编程。而第二种型态的双侧偏压方法是使用一双侧偏压空穴注入来对NAND存储阵列元件进行擦除。
文档编号G11C16/06GK101295545SQ20071016816
公开日2008年10月29日 申请日期2007年11月13日 优先权日2007年4月27日
发明者吴昭谊 申请人:旺宏电子股份有限公司