存储器电路以及其误动作保护方法

专利名称：存储器电路以及其误动作保护方法
技术领域：
本发明有关于一种存储器电路，特别有关一种存储器电路能够避免由于电源启动顺序(power-up sequence)导致的错误烧录(false programming)。
背景技术：
熔丝元件广泛地使用于半导体装置中，用以记录芯片编号或序号。 一般 而言，为了将熔丝元件与半导体装置中其它元件断开，每个熔丝元件都会包 含一个能够被烧断(即断路)的熔丝。举例而言，熔丝可以通过激光来照射直 到它被断路，或者通过一个能够散发足够热度的过电流来将其熔断。通过过 电流将熔丝断路与使用激光不同，其甚至可以在半导体装置被封装后才执行， 通常被称作电烧录(或电程序化；electrically programming)熔丝。此外，容许 这种烧录方式的熔丝称为电可烧录熔丝或电可程序化熔丝，或简称为e-fUse， 并且大部分的熔丝只能被烧录一次，用以提供对应于高低阻抗状态的状态0 与状态l，反者亦反。发明内容本发明提供一种存储器电路，包括一可烧录单元(programmableunit)、 一 开关元件以及位准调整器。可烧录单元包括复数可烧录元件；以及一电源总 线，耦接于一外部烧录电压与可烧录元件之间； 一开关元件，连接于外部烧 录电压与电源总线之间；以及一位准调整器(Ievd shifter),用以将一致能信号 的电压位准由一第二电源电压调整至一第一电源电压，其中第二电源电压低 于外部烧录电压，并且当电源启动过程中第二电源电压尚未备妥(not ready) 时，位准调整器将开关元件的控制端设置于一既定逻辑位准，使得开关元件 被截止，并且电源总线会与外部烧录电压断开，以便避免错误烧录(false programming)。本发明亦提供一种存储器电路，包括一电源供应单元，用以提供一外部 烧录电压；以及一可烧录单元，包括复数可烧录元件，耦接至一电源总线； 以及一烧录电路，用以烧录可烧录元件，并且烧录电路包括复数驱动器耦接 至可烧录元件，以及一第一位准调整器由至少一第一电源电压所供电。第一 电源电压低于外部烧录电压，当电源启动过程中第一电源电压尚未备妥时， 第一位准调整器将其输出端设置于一第一既定逻辑位准，使得烧录电路中的 驱动器会被禁能(disabled)，以便避免错误烧录。本发明亦提供一种存储器电路的误动作保护方法，其中存储器电路包括 复数可烧录元件、 一烧录电路以及一感测电路(sensing circuit),误动作保护方 法包括设置一开关元件于可烧录元件与一外部烧录电压之间；设置一第一位 准调整器用以耦接至开关元件的一控制端；以及当电源启动过程中第二电源 电压尚未备妥时，将开关元件的控制端设置于一第一逻辑位准，使得开关元 件被截止，并且电源总线会与外部烧录电压断开。本发明亦提供一种误动作保护方法，其包括当一核心电压尚未备妥时， 切断来自可烧录元件的一外部烧录电压。并且当上述核心电压备妥时，根据 一致能信号控制上述外部烧录电压和上述可烧录元件间的连结。


图1为一存储器电路的一实施例。 图2为一感测电路的一实施例。 图3为一烧录电路的一实施例。 图4为图1中存储器电路的模拟结果 图5为一存储器电路的另一实施例。 图6为一位准调整器的一实施例。 图7A为开关元件的一实施例。 图7B为开关元件的另一实施例。
图8为图5中存储器电路的模拟结果。 图9为位准调整器的另一实施例。 图IO为位准调整器的另一实施例。 图11为位准调整器的另一实施例。 图12A为电阻性元件的一实施例。 图12B为电阻性元件的另一实施例。 图12C为电阻性元件的另一实施例。 图12D为电阻性元件的另一实施例。 附图标号12:栓锁单元； 14:差动对；16、 18:逻辑单元； 23、 25:驱动器;62、 62A-62D:电阻性元件； 70:电源启始重置电路； 100、 100":存储器电路；110、 110":电可烧录单元；111、 111":电源总线；112、 112":感测电路； 114、 114":烧录电路； 116、 60:开关元件； 118:静电放电保护电路； 120:电源供应单元； RP、 RP":电阻；Rf0、 Rfl Rfil:熔丝； INV0 INV1:反相器；SA0 SAn:感测器； AG00 AG0n、 AG10 AGln:与门； Cgd、 Cgb:寄生电容；PE:烧录致能信号；RE:读取致能信号；EPS—EN:外部烧录电压致能信号；VDD—CORE:核心电源电压；VDD—IO:输入/输出(I/O)电源电压； IN—CORE:输入信号； OUT一IO、 OUTB—IO:输出信号； INB_CORE:反相信号； GND:接地电压； Nl、 N2:节点； SR:控制信号； VBUS:电压位准；LS12、 LS14、 LS16、 LS17、 LS18、 21A 21D:位准调整器； T0、 Tl Tn 、 Pl、 N1 N2、 MP0 MP2、画0 画5、 MPA1 MPAN、 MNB、 MTA1 MTAN、 BTB、 MNA1 MNAN:晶体管。
具体实施方式
为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特 举一较佳实施例，并配合附图，作详细说明如下图1为一存储器电路的一实施例。如图所示，存储器电路100包括一电 可烧录单元110(例如e-fosebank)、 一感测电路112以及一烧录电路114。电 可烧录单元110包括复数熔丝元件，并且每一个熔丝元件具有用以被烧断的 熔丝(即Rf0、 Rfl Rfn)以及用以作为电流源的NMOS晶体管(即T0、 Tl Tn)。 烙丝RfO Rfti可为自对准硅化物的覆晶电阻(salicide polysilicon resistor),而 MOS晶体管T0 Tn可为薄栅极装置(thin gate device)或厚栅极装置(thick gate device)。参考熔丝Rref亦耦接至感测电路112，用以区别未烧断的熔丝与烧
断的熔丝。感测电路112通过欲感测的地址ADD〈0:n〉以及一读取致能信号 RE，启动读取的动作并输出比较后的数据DATAO:r^。烧录电路114通过欲烧录的地址ADD〈0:n〉以及一烧录致能信号PE，烧 录电可烧录单元110中对应的熔丝。熔丝RfO Rfii皆通过一电源总线111以 及一电阻RP，耦接至一外部烧录电压EPS，例如一烙丝电源(fUse source)或 一电源电压。由于在烧录过程中需要稳定且稳态的电流，因此由外部烧录电 压EPS到电源总线111的电流路径的电阻值要保持在尽可能的低。若电流源 (即NMOS晶体管T0 Tn)皆由电压输入/输出装置(即厚栅极装置)所实现，感 测电路112与烧录电路114则可能需要使用多个电源电压以及能够将核心电 源位准信号转换成输入/输入电源位准信号的复数位准调整器。图2为一感测电路的一实施例。如图所示，感测电路112包括复数个位 准调整器(统称LS12)、复数与门AG00 AG0n以及复数感测器SA0 SAn。位 准调整器LS12耦接至一核心电源电压VDD_CORE以及一输入/输出(I/0)电 源电压VDD—10，用以将欲感测的地址ADDO:n〉以及读取致能信号RE，由 核心电源电压位准的信号调整至I/O电源电压位准的信号。感测器SA0 SAn 各耦接至一对应的熔丝以及参考熔丝Rref，而与门AG00 AG0n用以根据地 址ADDO:n〉，驱动感测器SA0 San，藉以输出比较后的数据。图3为一烧录电路的一实施例。如图所示，烧录电路114包括复数个位 准调整器(统称LS14)以及复数与门AG10 AGln。位准调整器LS14耦接至一 核心电源电压VDD_CORE以及一输入/输出(I/0)电源电压VDD一IO，用以将 欲烧录的地址ADDO:n〉以及烧录致能信号PE，由核心电源电压位准的信号 调整成I/O电源电压位准的信号。每个与门AG10 AGln作为一驱动器，并 且连接一对应的熔丝以及参考熔丝Rref。当接收到来自位准调整器LS14的 烧录致能信号PE时，与门AG10 AGln根据地址ADDO:n〉将熔丝烧断。然而，若使用串接的电源调整器(regulator)，将很有可能产生如图4中所 示的电源启动顺序。举例而言，I/O电源电压VDD—IO(例如3.3V)超前于外部
烧录电压EPS(例如2.5V)以及核心电源电压VDD—CORE(例如l.OV)。因此， 当I/O电源电压VDD—10备妥(ready)时，核心电源电压VDD—CORE还是无 效的(尚未备妥)，此时外部烧录电压EPS可为任何值，使得在周期T1中电可 烧录单元110处于一个未知的状态。此情况将可能导致未预期或错误的烧录 动作。于某些实施例中，可烧录单元110中的NMOS晶体管(即T0 Tn)由薄栅 极装置所实现，所以感测电路112与烧录电路114只需要核心电源电压 VDD—CORE，故其位准调整器皆可以略除。然而，此等实施例仍然需要维持 外部烧录电压EPS与核心电源电压VDD一CORE的电源启始顺序，使得核心 电源电压VDD一CORE必须比外部烧录电压EPS更早备妥(ready)，以避免未 预期或错误烧录的动作。为了避免这些情况，本发明还提供一些能够避免未预期或错误烧录的动 作的存储器电路的实施例。图5为一存储器电路的另一实施例。如图所示，存储器电路100"包括一 电可烧录单元110"、 一感测电路112"、 一烧录电路114"、 一开关元件116、 一位准调整器LS16、 一静电放电(ESD)保护电路118、 一电源供应单元120 以及一电阻RP"。举例而言，存储器电路100"可为非易失性存储器(nonvolatile memoty)、电可烧录存储器(electrical programmable memory)、一次'烧录只读 存储器(once time programmable read only memory; OTP ROM),但不限定于 此。电源供应单元120用以提供外部烧录电压EPS(例如一熔丝电源或一电源 电压)至电可烧录单元110"。电可烧录单元IIO，，包括复数熔丝元件，每个熔丝元件包括一个用以被烧 断的熔丝(例如RfD、Rfl Rfe)以及一个作为电流源的NMOS晶体管(例如T0、 Tl Tn)。举例而言，熔丝RiD Rfn可为自对准硅化物的覆晶电阻(salicide polysilicon resistor),而MOS晶体管T0 Tn可为薄栅极装置(thin gate device) 或厚栅极装置(thick gate device)。参考熔丝Rref亦耦接至感测电路112"，用
以区别未烧断的熔丝与烧断的熔丝，并且熔丝RfO Rfn和Rref是透过一电源 总线lll"和电阻RP"连接到一外部烧录电压EPS。电可烧录单元IIO"可为一 非易失性且电可烧录的单元，例如e-fosebank、闪存、 一次烧录型记忆单元， 但不限定于此。感测电路112"与烧录电路114"与图2、图3中所示的感测电路112与烧 录电路114相似，差别在于当电源启动过程中核心电源电压VDD—CORE尚 未备妥时，位准调整器LS17与LS18能够将其输出端设置于一既定逻辑位准， 使得感测电路112"中的感测器SA0 SAn与烧录电路114"中的驱动器皆会被 禁能(disabled)。举例而言，位准调整器LS17耦接于读取致能信号RE与感测电路112" 的与门AG00 AG0n之间，用以当电源启动过程中核心电源电压VDD—CORE 尚未备妥时，将与门AGOO AGOn的输入端皆设置到一既定逻辑位准，使得 感测电路112"的感测器SA0 SAn都会被禁能，以便避免电源启始顺序导致 错误的读取动作。类似地，位准调整器LS18耦接于烧录致能信号PE与烧录 电路114"的与门AG10 AGln之间，用以当电源启动过程中核心电源电压 VDD一CORE尚未备妥时，将与门AG10 AGln的输入端皆设置到一既定逻 辑位准，使得烧录电路114"会被禁能，以便避免电源启始顺序导致错误的烧 录动作。反言之，当I/O电源电压VDD—10与核心电源电压VDD—CORE皆备妥 时，位准调整器LS16 LS18用以将外部烧录电压致能信号EPS—EN、读取致 能信号RE以及烧录致能信号PE由核心电源电压位准的信号调整至输入输出 电源电压位准的信号，以便分别控制开关元件116、感测电路112"中的感测 器SAO SAn以及烧录电路114"中的与门AG10 AGln(即驱动器)。要注意的是，当电可烧录单元IIO"中的NMOS晶体管TO Tn由厚栅极 装置(1/0装置)所实现时，则需要一组位准调整器LS17，用以调整感测电路 112"中地址(信号)ADDO:n〉与读取致能信号RE。同样地，需要一组位准调 整器LS18，用以调整烧录电路114"中地址(信号)ADD〈0:r^与烧录致能信号 PE。开关元件116耦接于外部烧录电压EPS与电阻RP"之间，用以根据位准 调整器LS16的输出，选择性地将外部烧录电压EPS与电源总线lll"断开。 举例而言，开关元件116可为主动元件，例如MOS晶体管、双载子晶体管 (BJT)、接面场效型晶体管(JFET)，但不限定于此。位准调整器LS16耦接于外部烧录电压致能信号EPS—EN与开关元件116 的控制端之间，用以选择性地将外部电源电压EPS与电可烧录单元IIO"断 开。举例而言，当I/O电源电压VDDJO与核心电源电压VDD—CORE皆备 妥(ready)时，位准调整器LS16用以将外部烧录电压致能信号EPS—EN由核 心电源电压位准的信号调整至输入输出电源电压位准的信号，以便控制开关 元件116连接外部烧录电压EPS至电可烧录单元110"，以对电可烧录单元 110"进行烧录或感测(读取)。反言之，当电源启动过程中核心电源电压 VDD—CORE尚未备妥时，位准调整器LS16会将开关元件116的控制端设置 至一既定逻辑位准，使得开关元件116会截止，所以电可烧录单元110"中的 电源总线lll"会与外部烧录电压EPS断开，藉以避免错误的烧录动作。举例而言，位准调整器LS16 LS18可通过交流耦合(ACcoupling)、来自 一外部电路的一控制信号、通过一电阻性元件放电或其组合的方式来其输出 端设置于一既定逻辑位准。静电放电保护电路U8连接开关元件116与电阻 RP"，用以避免静电放电事件的损害。图6为一位准调整器的一实施例。如图所示，位准调整器21A根据一输 入信号IN—CORE，产生输出信号OUT—10与OUTB_IO，并且位准调整器21A 包括一第一逻辑单元16、 一第二逻辑单元18、两个驱动器23与25，以及一 反相器INV1。第一逻辑单元16由I/O电源电压VDD_IO所供电，而第二逻 辑单元18由核心电源电压VDD一CORE所供电。举例而言，第一逻辑单元 16包括一栓锁单元12以及一差动对14，而第二逻辑单元18包括一反相器 INVO,其中栓锁单元12包括交叉耦接至PMOS晶体管MP0与MPl ，而差 动对14包括两个NMOS晶体管MN0与MN1。于某些实施例中，栓锁单元 12亦可包括两个交叉耦接至反相器。由核心电源电压VDD—CORE供电的反 相器INV0用以将输入信号IN一CORE转换成一反相信号INB—CORE。在某 些实施例中，栓锁单元12中的晶体管是由薄栅极装置所实施，而位准调整器 21A中的晶体管则是由厚栅极装置所实施。若输入信号IN—CORE为高位准时，反相信号INB_CORE会为低位准， 所以NMOS晶体管MNO与MN1会分别为导通与截止。当NMOS晶体管 MNO导通时，PMOS晶体管MPl的栅极会被拉低至接地电压GND，于是 PMOS晶体管MPl会接着导通。因此，输入信号OUT—10与OUTB—10会分 别为高位准与低位准。此时，节点N1与N2可视为用以输出输出信号0UT一I0 与OUTB—IO的输出端。第一驱动器23耦接于I/O电源电压VDD一IO与节点Nl之间，用以当核 心电源电压VDD_CORE尚未备妥时，使得节点Nl上的电压会与I/O电源电 压VDD一IO匹配，而第二驱动器25耦接于节点N2与接地电压GND之间， 用以当核心电源电压VDD—CORE尚未备妥时，拉低节点N2上的电压(或将 节点N2上的电压维持在低位准)。第一驱动器23通过PMOS晶体管MP2与 NMOS晶体管MN2与MN3来实现，而第二驱动器25通过NMOS晶体管 MN4与MN5来实现。PMOS晶体管MP2包括漏极与源极耦接至I/0电源电压VDD一IO以及一 栅极耦接至节点Nl ，意即PMOS晶体管MP2连接成一电容器。NMOS晶体 管MN2包括一漏极耦接至节点Nl、 一栅极耦接至I/O电源电压VDD—10， 以及一源极端。在某些实施例中，位准调整器21A可以只包含第一驱动器23 而不包含第二驱动器25。NMOS晶体管MN3包括一漏极端耦接至NMOS晶体管MN2的源极端 以及一栅极端与一源极端一起耦接至接地电压GND。 NMOS晶体管MN4包 括一栅极耦接至节点N2以及一漏极端与一源极端一起耦接至接地电压GND，即NM0S晶体管MN4连接成一电容器。NMOS晶体管MN5包括一 漏极端耦接至节点N2以及一栅极端与一源极端一起耦接至接地电压GND。 换言之，NMOS晶体管MN4与MN5可示为去耦合电容器(decoupling capacitors)。由于寄生电容Cgd及/或Cgb，节点Nl上的电压位准会追随着I/O电源 电压VDD—IO，同时由于去耦合电容(即NMOS晶体管MN4与MN5)节点N2 上的电压位准会维持在低位准。因此，当电源启动过程中核心电源电压 VDD—CORE未备妥时，输出信号OUT—10与OUTB一IO会分别被设置于高位 准与低位准。换言之，电源启动过程中核心电源电压VDD一CORE未备妥时， 由于位准调整器21A的输出端可被设置于既定逻辑位准，因此位准调整器 21A可用以实现图5中的位准调整器LSi6、 LS17与LS18。举例而言，当电源启动过程中核心电源电压VDD一CORE未备妥时，位 准调整器LS16会输出具有高位准的输出信号OUTB—IO及/或一具有低位准 的输出信号OUT—10至开关元件116，使得电可烧录单元110"与外部烧录电 压EPS断幵，藉以避免未预期的或错误的烧录动作。同样地，当电源启动过 程中核心电源电压VDD_CORE未备妥时，位准调整器LS17会输出具有低位 准的输出信号OUT—10至感测电路112"中的与门AG00 AG0n，使得感测电 路112"中的感测器SA0 SAn会被禁能。再者，当电源启动过程中核心电源 电压VDD—CORE未备妥时，位准调整器LS18会输出具有低位准的输出信号 OUT—IO至感测电路112"中的与门AG10 AGln，使得烧录电路114"会被禁 能。于某些实施例中，第一驱动器23亦可包括NMOS晶体管MN2与MN3， 但不包括PMOS晶体管MP2。于某些实施例中，第一驱动器23亦可包括 PMOS晶体管MP2，但不包括NMOS晶体管MN2与MN3。于某些实施例 中，第二驱动器25亦可包括NMOS晶体管MN4，但不包括NMOS晶体管 MN5。于某些实施例中，第二驱动器25亦可包括NMOS晶体管MN5，但不 包括NMOS晶体管MN4。图7A为开关元件的一实施例。如图所示，开关元件116包括一 PMOS 晶体管P1耦接于外部烧录电压EPS与电阻RP"之间，以及一NMOS晶体管 Nl耦接于耦接于电阻RP"与接地电压GND之间，其中MOS晶体管Pl与 Nl的控制端一起耦接至位准调整器LS16的输出端。当电源启动过程中核心 电源电压VDD_CORE未备妥且输出信号OUTB一IO为高逻辑位准时，PMOS 晶体管会被截止，而NMOS晶体管Nl会导通。因此，外部烧录电压EPS会 与电可烧录单元110"中电源总线111"断开，并且会被放电至接地端。换言之， 当电源启动过程中，无论外部烧录电压EPS为何，位准调整器LS16都会输 出输出信号OUTB—IO将开关元件116关闭(截止)。当电源启动过程中核心电 源电压VDD—CORE未备妥时，外部烧录电压EPS会与电可烧录单元110" 断开，因此可避免未预期的或错误的烧录动作。当核心电源电压VDD一CORE与I/O电源电压皆备妥时，LS16会根据外 部烧录电压致能信号EPSJ3N，输出输出信号OUTB—IO与OUT—10来控制 开关元件116。换言之，于电源启动完成后，开关元件116根据外部烧录电 压致能信号EPS一EN,选择性地将外部烧录电压EPS连接至电可烧录单元 110"的电源总线111"。举例而言，当输出信号OUTBJO为低位准时，PMOS 晶体管Pl会导通，NMOS晶体管Nl会截止。因此，外部烧录电压EPS会 被连接至电可烧录单元110"的电源总线111"，以便进行电可烧录单元110" 的烧录或感测动作。如果当PMOS晶体管Pl在截止状态时，感测电路112"不需要开关元件 116的输出电位接地，则NMOS晶体管N1并非必要元件。也就是说，在某 些实施例中，并不需要实施NMOS晶体管Nl，而仅需要实施PMOS晶体管 Pl即可满足。图7B为开关元件的另一实施例。如图所示，幵关元件116"与图7A中 所示的开关元件116相似，其差别在于NMOS晶体管N2耦接于外部烧录电 压EPS与电阻RP"之间。当电源启动过程中核心电源电压VDD一CORE未备 妥时，如果输出信号OUTB_IO与OUT一IO在分别设置于高位准与低位准， PMOS晶体管Pl与NMOS晶体管N2会被截止，而NMOS晶体管Nl会导 通。因此，外部烧录电压EPS会与电可烧录单元110"的电源总线111"断开， 并被放电至接地端。当电源启动过程中核心电源电压VDD—CORE未备妥时， 外部烧录电压EPS会与电可烧录单元110"断开，因此可避免未预期的或错误 的烧录动作。如果当PMOS晶体管Pl和NMOS晶体管N2在截止状态时， 感测电路112"不需要开关元件116的输出电位接地，贝UNMOS晶体管N1并 非必要元件。也就是说，在某些实施例中，并不需要实施NMOS晶体管Nl， 而仅需要实施PMOS晶体管Pl和NMOS晶体管N2即可满足。图8为图5中存储器电路的模拟结果。如图所示，由于在电源启动过程 中核心电源电压VDD—CORE未备妥时，输出信号OUTB_IO会追随着I/O电 源电压VDDJO用以将外部烧录电压EPS与电源总线lll"断开，所以在核 心电源电压VDD一CORE备妥之前，电可烧录单元110"中电源总线lll"上的 电压位准VBUS保持在低位准，故可避免未预期的或错误的烧录动作。图9为位准调整器的另一实施例。如图所示，位准调整器21B与图6中 所示的位准调整器21A相似，其差别在于除去第一驱动器23并且第二驱动 器25由一开关元件60来实现。在某些实施例中，反相器INVO中的晶体管 是由薄栅极装置所实施，而位准调整器21B中的其它晶体管则是由厚栅极装 置所实施。开关元件60耦接于节点N2与接地电压GND之间，并且受一个 外部的电源启始重置电路70的控制。当电源启动过程中核心电源电压 VDD—CORE未备妥时，外部的电源启始重置电路70会产生一控制信号SR 来控制开关元件60，使得节点N2上的电压位准会被拉低。当节点N2上的 位准被开关元件60拉低时，PMOS晶体管MP0会导通，并且节点Nl亦会 被拉高至I/O电源电压VDD IO。换言之，在核心电源电压VDD_CORE未
备妥时，输出信号OUTB一IO与OUT—10会分别设置于高位准与低位准。当核心电源电压VDD一CORE备妥时，电源启始重置电路70会通过控制 信号SR将开关元件60截止，使得使用核心电源电压VDD—CORE的反相器 INV0会产生反相信号并取回对位准调整器21B的控制权。于某些实施例中， 开关元件60可由一主动元件来实现，例如MOS晶体管、双载子晶体管、接 面场效型晶体管或其组合。图10为位准调整器的另一实施例。如图所示，位准调整器21C与图6 所示的位准调整器21A相似，其差别在于第二驱动器25由开关元件60来实 现。在某些实施例中，反相器INVO中的晶体管是由薄栅极装置所实施，而 位准调整器21C中的其它晶体管则是由厚栅极装置所实施。当电源启动过程 中核心电源电压VDD—CORE未备妥时，由于MOS晶体管MP2、 MN2或 MN3的寄生电容Cgd或Cbg所导致的交流耦合(AC coupling),节点Nl上的 电压位准会追随着I/O电源电压VDD—IO，并且节点N2上的电压位准会被 开关元件60拉低至接地端。换言之，当电源启动过程中核心电源电压 VDD_CORE未备妥时，输出信号OUTBJO与OUT一IO会分别被设置于高位 准与低位准。当核心电源电压VDD—CORE备妥时，外部的电源启始重置电 路70会通过控制信号SR将开关元件60截止，使得使用核心电源电压 VDD—CORE的反相器INVO会产生反相信号并取回对位准调整器21C的控 制权。图11为位准调整器的另一实施例。如图所示，位准调整器21D与图6 中所示的位准调整器21A相似，其差别在于第二驱动器25由一电阻性元件 62所实现，用以慢慢地拉低节点N2上的电压位准。当电源启动过程中核心 电源电压VDD—CORE未备妥时，由于MOS晶体管MP2、 MN2或MN3的 寄生电容Cgd或Cbg所导致的交流耦合(AC coupling),节点Nl上的电压位 准会追随着I/O电源电压VDD—IO，并且节点N2上的电压位准会通过电阻 性元件62慢慢地被拉低。换言之，当电源启动过程中核心电源电压 VDD—CORE未备妥时，输出信号OUTB一IO与OUT—10会分别被设置于高位 准与低位准。举例而言，若电阻性元件62具有足够的阻值，于核心电源电压 VDD一CORE备妥时，它将可视为一个高阻抗。因此，当核心电源电压 VDD一CORE备妥时，使用核心电源电压VDD一CORE的反相器INVO会产生 反相信号，并取回对位准调整器21D的控制权。图12A为电阻性元件的一实施例。如图所示，电阻性元件62A耦接于节 点N2与接地电压GND之间，并且包括N个串联连接的PMOS晶体管 MPA1 MPAN，以及一个NMOS晶体管MNB耦接于PMOS晶体管MPAN 的接地电压之间。每一个PMOS晶体管MPA1 MPAN皆连接成二极管形式， 即栅极耦接其源极。当电源启动过程中核心电源电压VDD—CORE未备妥时， NMOS晶体管MNB会导通，使得节点N2上的电压位准会被慢慢地拉低。 因此，当1/0电源电压VDD一IO比核心电源电压VDD—CORE早备妥时，输 出信号OUTB—10会被第一驱动器23拉高，而输出信号OUT—IO会被电阻性 元件62A慢慢地拉低。图12B为电阻性元件的另一实施例。如图所示，电阻性元件62B与图 12A中所示的电阻性元件62A相似，其差别在PMOS晶体管MPA1 MPAN 由双载子晶体管(BJTs)BTAl BTAN所取代，电阻性元件62B的动作与图12A 中所示的电阻性元件62A相似，于此不再累述。图12C为电阻性元件的另一实施例。如图所示，电阻性元件62C与图 12A中所示的电阻性元件62A相似，其差别在PMOS晶体管MPA1 MPAN 由NMOS晶体管MNA1 MNAN所取代，每 一 个NMOS晶体管 MNA1 MNAN皆连接成二极管形式，即栅极耦接其漏极。电阻性元件62C 的动作与图12A中所示的电阻性元件62A相似，于此不再累述。图12D为电阻性元件的另一实施例。如图所示，电阻性元件62D与图 12A中所示的电阻性元件62A相似，其差别在NMOS晶体管MNB耦接于 PMOS晶体管MPAO与MPA1 MPAN之间，电阻性元件62D的动作与图12A
中所示的电阻性元件62A相似，于此不再累述。于某此实施例中，位准调整器LS16、 LS17与LS18可选择性地移除。举 例而言，当电可烧录单元110"中的NMOS晶体管由薄栅极装置所实现时， 感测电路112"与烧录电路114"只需要核心电源电压VDD一CORE，因此位准 调整器LS17与LS18可被移除。或者是说，当电可烧录单元110"中的NMOS 晶体管由厚栅极装置所实现时，感测电路112"与烧录电路114"中的位准调整 器可皆由图6、图9、图IO与图11中所示的位准调整器21A、 21B、 21C或 21D来实现。亦或是说，感测电路112"与烧录电路114"中的位准调整器可皆 由图6、图9、图10与图11中所示的位准调整器21A、 21B、 21C或21D来 实现，但移除开关元件116与位准调整器LS16。由于本发明的存储器电路可于电源启动过程中核心电源电压未备妥时， 将外部烧录电压与电可烧录单元断开，因此可以避免由于电源启动顺序所造 成未预期的或错误的烧录动作。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何 熟知技术者，在不脱离本发明的精神和范围内，当可作些许更动与润饰，因 此本发明的保护范围当视权利要求范围所界定者为准。
权利要求
1.一种存储器电路，包括一可烧录单元，包括复数可烧录元件；以及一电源总线，耦接于一外部烧录电压与上述可烧录元件之间；一开关元件，耦接于上述外部烧录电压与上述电源总线之间，上述开关元件包括一控制端；以及一位准调整器，用以将一致能信号的电压位准由一第二电源电压调整至一第一电源电压，其中上述第二电源电压低于上述外部烧录电压，并且当电源启动过程中上述第二电源电压尚未备妥时，上述位准调整器将上述开关元件的控制端设置于一既定逻辑位准，使得上述开关元件被截止，并且上述电源总线会与上述外部烧录电压断开，以便避免错误烧录。
2. 如权利要求1所述的存储器电路，其特征在于，上述可烧录元件各包 括一熔丝。
3. 如权利要求1所述的存储器电路，其特征在于，上述存储器电路为一 非易失性存储器。
4. 如权利要求1所述的存储器电路，其特征在于，上述存储器电路为一 电可烧录存储器。
5. 如权利要求1所述的存储器电路，其特征在于，上述可烧录单元为一 闪存。
6. 如权利要求1所述的存储器电路，其特征在于，上述第一电源电压高 于上述外部烧录电压。
7. 如权利要求1所述的存储器电路，其特征在于，当上述第一、第二电 源电压备妥时，上述位准调整器将上述致能信号的电压位准由上述第二电源 电压调整至上述第一电源电压。
8. 如权利要求1所述的存储器电路，其特征在于，于电源启动中上述第二电源电压尚未备妥时，上述位准调整器通过交流耦合将上述开关元件的控 制端设置于上述既定逻辑位准。
9. 如权利要求7所述的存储器电路，其特征在于，于电源启动中上述第 二电源电压尚未备妥时，当上述位准调整器根据来自 一外部电路的一控制信 号，将上述开关元件的控制端设置于上述既定逻辑位准。
10. 如权利要求7所述的存储器电路，其特征在于，于电源启动中上述 第二电源电压尚未备妥时，当上述位准调整器通过交流耦合以及来自 一外部 电路的一控制信号，将上述开关元件的控制端设置于上述既定逻辑位准。
11. 一种存储器电路，包括一电源供应单元，用以提供一外部烧录电压；以及 一可烧录单元，包括复数可烧录元件，耦接至一电源总线；以及一烧录电路，用以烧录上述可烧录元件，上述烧录电路包括复数驱动器 耦接至上述可烧录元件，以及一第一位准调整器由至少一第一 电源电压所供 电，其中上述第一电源电压低于上述外部烧录电压，当电源启动过程中上述 第一电源电压尚未备妥时，上述第一位准调整器将其输出端设置于一第一既 定逻辑位准，使得上述驱动器会被禁能，以便避免错误烧录。
12. 如权利要求1所述的存储器电路，还包括一感测电路用以感测上述 可烧录元件，上述感测电路包括复数复数感测器耦接至上述可烧录元件以及 一第二位准调整器，当电源启动中上述第一电源电压尚未备妥时，上述第二 位准调整器将其输出端设置于一第二既定逻辑位准，使得上述感测电路中的 上述感测器会被禁能。
13. 如权利要求12所述的存储器电路，还包括一开关元件，连接于上述外部烧录电压与上述电源总线之间，上述开关 元件包括一控制端；以及一第三位准调整器，用以当电源启动中上述第一电源电压尚未备妥时， 将上述开关元件的控制端设置于一第三既定逻辑位准，使得上述电源总线与 上述外部烧录电压断开，以便避免错误烧录。
14. 如权利要求13所述的存储器电路，其特征在于，上述每个可烧录元件包括一熔丝以及一晶体管，串联连接于上述电源总线与一接地电压之间。
15. 如权利要求13所述的存储器电路，其特征在于，上述第一、第二、 第三位准调整器由上述第一电源电压以及一第二电源电压所供电，其中上述 第二电源电压高于上述外部烧录电压，当上述第一、第二电源电压皆备妥时， 上述第一、第二、第三位准调整器用以将一致能信号的电压位准由上述第一 电源电压调整至上述第二电源电压。
16. —种存储器电路的误动作保护方法，其特征在于，上述存储器电路 包括复数可烧录元件、 一烧录电路以及一感测电路，上述误动作保护方法包括设置一开关元件于上述可烧录元件与一外部烧录电压之间； 设置一第一位准调整器用以耦接至上述开关元件的一控制端，其中上述第一位准调整器由一第一及一第二电源电压所供电，上述第二电源电压低于上述第一电源电压，并且上述第一电源电压高于上述外部烧录电压；以及 当电源启动过程中上述第二电源电压尚未备妥时，将上述开关元件的控制端设置于一第一逻辑位准，使得上述开关元件被截止，并且上述电源总线会与上述外部烧录电压断开。
17. 如权利要求16所述的误动作保护方法，还包括 设置一第二位准调整器于上述烧录电路的复数驱动器与一烧录致能信号之间；以及于电源启动中上述第二电源电压尚未备妥时，将上述第二位准调整器的 输出端设置于一第二既定逻辑位准，使得上述烧录电路中的上述驱动器会被 禁能。
18. 如权利要求17所述的误动作保护方法，还包括设置一第三位准调整器于上述感测电路的复数感测器与一读取致能信号 之间；以及于电源启动中上述第二电源电压尚未备妥时，将上述第三位准调整器的 输出端设置于一第三既定逻辑位准，使得上述感测电路中的上述感测器会被 禁能。
19. 如权利要求18所述的误动作保护方法，其特征在于，上述第一、第 二、第三位准调整器通过交流耦合或来自一外部电路的一控制信号，将其输 出端设置于上述第一、第二、第三既定逻辑位准。
20. —种误动作保护方法，其包括当一核心电压尚未备妥时，切断来自可烧录元件的一外部烧录电压；以及当上述核心电压备妥时，根据一致能信号控制上述外部烧录电压和上述 可烧录元件间的连结。
21. 如权利要求20所述的误动作保护方法，还包括 当上述核心电压尚未备妥时，设置一开关元件的控制端于一既定逻辑位准，使得外部烧录电压与上述可烧录元件断开。
22. 如权利要求21所述的误动作保护方法，还包括 调整上述致能信号的电压位准为一电源电压；以及 当上述核心电压备妥时，提供上述电源电压至上述开关元件的控制端，用以控制上述外部烧录电压和上述可烧录元件间的连结。
全文摘要
本发明是关于一种存储器电路，包括一可烧录单元包括复数可烧录元件；以及一电源总线，耦接于一外部烧录电压与可烧录元件之间；一开关元件，连接于外部烧录电压与电源总线之间；以及一位准调整器，用以将一致能信号的电压位准由一第二电源电压调整至一第一电源电压，其中第二电源电压低于外部烧录电压，并且当电源启动过程中第二电源电压尚未备妥时，位准调整器将开关元件的控制端设置于一既定逻辑位准，使得开关元件被截止，并且电源总线会与外部烧录电压断开，以便避免错误烧录。
文档编号G11C17/18GK101149975SQ20071015354
公开日2008年3月26日 申请日期2007年9月21日 优先权日2006年9月21日
发明者饶哲源 申请人:联发科技股份有限公司