能够改变纠错码码长的半导体存储装置的利记博彩app

专利名称：能够改变纠错码码长的半导体存储装置的利记博彩app
能够改变纠错码码长的半导体存储装置技术领域涉及一种能够纠正存储数据错误的半导体存储装置，尤其涉及一种能够改变用于纠错的ECC (纠错码)码长的半导体存储装置。
技术背景例如为DRAM的半导体存储装置在向大容量级别的发展中的缺陷位补救 中已经变得越来越重要。具有冗余结构的半导体存储装置已经得到广泛的使 用，在所述冗余结构中，提供了冗余存储单元阵列，并且用冗余存储单元代 替缺陷存储单元用于补救缺陷位。近几年，提出了不用冗余存储单元替代的能够存储纠错数据的半导体存 储装置。例如，提出的日本申请特开No,200544386等等。除了用于存储数据的存储单元阵列以外，能够存储纠错数据的半导体存 储装置还包括存储由写数据产生的奇偶校验位的奇偶校验存储单元阵列。写 期间，该半导体存储装置由输入数据产生奇偶校验位并存储输入数据和奇偶 校验数据。读期间，该半导体存储装置由读数据产生奇偶校验位，将这些奇 偶校验位同存储的奇偶校验位比较，产生有错误位信息的校正数据(syndrome data)，基于校正数据纠正错误位，并且输出该纠正的读数据。在ECC中，使用某一汉明码，8位数据中的一位错误可以通过使用与8 位数据有关的4位奇偶校验位纠正。此外，通过使用16位数据的5位奇偶校 验位，可以纠正16位中的一位错误。那么，通常，通过使用2W位数据的N十 1位奇偶校验位可以纠正2^立中的一位错误。如上所述，通过提供除了数据区以外还具有奇偶校验区的存储单元阵列 和提供作为外围电路的奇偶校验产生电路和纠错电路，缺陷位的纠错是可能 的，并且可以实现提高产量(yield)的同时伴随着成本的降低。然而，纠错能力取决于ECC的码长而变化，并且产量也随着纠错率变 化。N+l位的奇偶校验位被用于上述的2^立数据。从而，该存储单元阵列的
冗余度随着N的变小而增加，当缺陷密度低时，高冗余度会增加芯片面积， 并且会使成本增加。然而，当缺陷密度高时，缺陷补救的可能性高，并且会 抑制成本的增加。然而，N值越高，存储单元阵列冗余度越低，当缺陷密度 低时，可以抑制成本的增加。然而，当缺陷密度高时，由于低的纠错能力， 补救的可能性低，反过来增加了成本。也就是说，当考虑ECC码的长度时，其是通过增加码长获得的产量增加 的可能性和纠错能力增加的可能性，以及由于增加的码长和伴随的芯片增大 引起的用于奇偶校验位的存储单元阵列面积的增加之间的权衡。此外，这种 关系依赖于缺陷密度而变化。因此，当设计半导体存储装置时，最佳ECC码长必须通过估算缺陷密度的大小来确定。然而，这种估算和判断不一定是直接的。 发明内容一个目的是提供一种能够优化ECC码长的半导体存储装置。 另一目的是提供一种能够根据缺陷密度优化ECC码长的半导体存储装置。此外，另一目的是提供一种能够根据该ECC码长任意地改变奇偶校验存 储单元阵列一部分的半导体存储装置。为了实现上述目的，根据第一方面，存储单元阵列中的数据存储单元阵 列和奇偶校验存储单元阵列具有能符合多个ECC码长的结构。根据多个ECC 码长，构造由写数据产生奇偶校验的输入侧奇偶校验产生电路、由读数据产 生奇偶校验的输出侧奇偶校验产生电路、和由读奇偶校验位和所产生的奇偶 校验位产生表示错误位的缺陷状况(syndrome)位的缺陷状况产生电路。根据一优选方面，输入侧奇偶校验产生电路和输出侧奇偶校验产生电路 具有相同的结构，并且因此一起构造并可以通过分别在写和读期间转换1/0使 用。此外，缺陷状况产生电路可以与奇偶校验产生电路一起构造。从而，这 些电路可以是公共的电路，输入和输出在写和读期间转换，根据ECC码长转 换部分结构。因此，可以提供能够转换到不同ECC码长的半导体存储装置。为了实现上述目的，第二方面是具有纠错功能的半导体存储装置，包 括数据存储单元阵列，其具有多个存储单元，并响应于字选择而相对于数
据总线输入和输出2M立(其中I是大于等于2的整数)数据；奇偶校验存储单 元阵列，其具有多个存储单元，并响应于字选择而相对于奇偶校验总线输入 和输出奇偶校验位，所述奇偶校验位的位数与2M立数据相应；数据I/0端；由从数据1/0端输入的2i位写数据产生奇偶校验位并输出奇偶校验位到奇偶校验 总线的奇偶校验产生电路；由从奇偶校验存储单元阵列读到奇偶校验总线的 奇偶校验位和从数据存储单元阵列读到数据总线的21位读数据产生表示读数 据中错误位位置的缺陷状况位的缺陷状况产生电路；和基于缺陷状况位纠正读数据中的错误的纠错电路，其中奇偶校验产生电路和缺陷状况产生电路被构造为能转换到具有2M立数据和1+1位的奇偶校验位的第一 ECC，或具有2; 组2⑩位(其中I>J并且J是大于等于1的整数)数据和I-J+l位的奇偶校验 位的第二ECC。为了实现上述目的，第三方面是具有纠错功能的半导体存储装置，包括数据存储单元阵列，其具有多个存储单元，并响应于字选择从数据总线 输入和向数据总线输出2:位(其中I是大于等于2的整数)数据；奇偶校验存储单元阵列，其具有多个存储单元，并响应于字选择从奇偶校验总线输入和 向奇偶校验总线输出奇偶校验位，所述奇偶校验位的位数与y位数据相对应；数据I/0端；输入侧奇偶校验产生电路，由从数据IZO端输入的2M立写数 据产生奇偶校验位，并输出奇偶校验位到奇偶校验总线；输出侧奇偶校验产 生电路，其由从数据存储单元阵列读至数据总线的2M立读数据产生奇偶校验 位；缺陷状况产生电路，其由输出侧奇偶校验产生电路产生的奇偶校验位和 从奇偶校验存储单元阵列读至奇偶校验总线的奇偶校验位，产生表示读数据 中的错误位位置的缺陷状况位；和纠错电路，其基于缺陷状况位纠正读数据 中的错误，其中输入侧奇偶校验产生电路、输出侧奇偶校验位产生电路和缺 陷状况产生电路被构造为能转换到具有21位数据和位数与该数据相对应的奇 偶校验位的第一 ECC，或具有2J组2⑩位(其中I>J并且J是大于等于1的 整数)数据和位数与该数据相对应的奇偶校验位的第二 ECC。可以提供一种能够转换到多种ECC码长结构的半导体存储装置。


图1是能够纠错的半导体存储装置的结构图2显示三种ECC码长的奇偶校验和数据之间的关系；图3A和3B是显示与ECC码长相对应的平均缺陷密度、产量和成本损耗 之间关系的曲线图；图4是根据本实施例的半导体存储装置的结构图； 图 5显示适于本实施例的 ECC码长的半导体存储单元阵列的结构；图6是本实施例的ECC处理电路的结构示意图；图7显示本实施例的奇偶校验检查矩阵的具体实例；图8是本实施例的ECC逻辑电路的结构图；图9是本实施例的ECC逻辑电路的结构图；图10是32-6型实例中的奇偶校验产生电路；图11是32-6型实例中的缺陷状况(syndrome)产生电路；图12是16-5型实例中的奇偶校验产生电路；图13是16-5型实例中的缺陷状况产生电路；图14是8-4型实例中的奇偶校验产生电路；图15是8-4型实例中的缺陷状况产生电路；图16显示能够转换到三种ECC码长的奇偶校验/缺陷状况产生电路PO/SO 到P3/S3;图17是16-5型实例中的奇偶校验产生电路； 图 18 是 16-5型实例中的缺陷状况产生电路； 图19是84型实例中的奇偶校验产生电路； 图20是8-4型实例中的缺陷状况产生电路；图21显示能够转换到两种ECC码长的奇偶校验/缺陷状况产生电路 P4/S4;图22是32-6型实例中的奇偶校验产生电路；图23是32-6型实例中的缺陷状况产生电路；图24是32-6型实例中的奇偶校验/缺陷状况产生电路的电路图；图25显示本实施例的存储单元阵列的结构示例；图26A、 26B和26C显示本实施例的存储单元阵列的布局示例；和图27显示本实施例的存储单元阵列的修改示例。
具体实施方式
下面参照相关

优选实施例。然而，本发明的技术范围不限于这 些实施例并覆盖权利要求书中出现的特征及其等同物。图l是能够纠错的半导体存储装置的结构图。该半导体存储装置中的存储 单元阵列包括用于存储数据的存储单元阵列D-MCA和用于存储奇偶校验位的存储单元阵列P-MCA。此外，写入的输入数据Dm和读出的输出数据D^经由 公共I/0端输入和输出。写期间，写入的输入数据Dm被原样写入到数据存储单元阵列D-MCA， 并提供到奇偶校验产生电路10。奇偶校验产生电路10检查输入数据Dm中的 错误，产生允许纠正的码的奇偶校验位，并将奇偶校验位与如此写入的输入 数据Dm相关联地写入奇偶校验存储单元阵列P-MCA。通常，与公共字线选 择相对应，分别地在数据存储单元阵列D-MCA和奇偶校验存储单元阵列P-MCA中，输入数据Dfe存储为写数据Dw，通过奇偶校验产生电路10产生的 奇偶校验位存储为写奇偶校验Pw。此外，读期间，响应于公共字线选择，读数据A从数据存储单元阵列D-MCA输出，读奇偶校验位&从奇偶校验存储单元阵列P-MCA输出。此外， 纠错单元12由读数据Dr产生新的奇偶校验位，通过比较新的奇偶校验位和读 奇偶校验位&产生表示读数据Dr中的错误位位置的缺陷状况位，基于缺陷状 况位纠正读数据U中的错误位，并将纠正的数据作为输出数据D。ut而输出。本实施例中，可以不改变存储单元阵列的结构(或只改变其中的部 分)，对应于不同ECC码长转换奇偶校验产生电路10和纠错单元12。因 此，在相同的半导体存储装置中，制造后或在制造的最后阶段，可以选择优 化的ECC码长，并可以将奇偶校验产生电路IO和纠错单元12转换到与选择 的ECC码长相应的结构。因此，可以设定与产品生产线的缺陷密度等相应的 优化的ECC码长，并在这里可以以最低成本实现最高产量。此外，在测试阶 段，可在设定可选择的ECC码长后进行运行测试，并可在运行条件下进行可 靠性测试。图2显示三种ECC码长的数据和奇偶校验之间的关系。图2显示如下情 况下存储单元阵列的结构基于一兆位容量存储装置的假设，ECC码长是具 有8位数据和4位奇偶校验的84型、具有16位数据和5位奇偶校验的16-5
型、和32位数据和6位奇偶校验的32-6型。利用汉明码，为了纠正8位数据的l位缺陷，需要4位奇偶校验位。8位 数据和4位奇偶校验是ECC，并且检查缺陷位所需的缺陷状况位(syndrome bit)由该ECC产生。从而，该84型ECC码长是12位，其中数据是8位，奇 偶校验是4位。同样，为了纠正16位数据的1位缺陷，需要5位奇偶校验位。因此，该 ECC码长是21位，其中数据是16位，奇偶校验是5位。此外，为了纠正32 位数据的l位缺陷，需要6位奇偶校验位。该ECC码长是38位，其中数据是 32位，奇偶校验是6位。以一般等式表示时，为了纠正2;位数据的l位缺陷，需要J+1位奇偶校验 位。也就是，该ECC码长那么是2J位数据和J+1位奇偶校验的组合。另外，基于一兆位存储装置的假设，在8-4型ECC中， 一个字包括8位 数据，131072个字占用总共1兆位。关于该一兆位数据，奇偶校验位是这样 的 一个字是4位并需要131072个字。因此，总共为0.5兆。也就是，需要 1.5兆的存储单元阵列容量。同样，在16-5型ECC中， 一个字包括16位数据，65536个字占用总共l 兆位。关于该一兆位数据，奇偶校验位是这样的 一个字是5位并需要65536 个字。因此，总共为接近0.31兆位。也就是，需要1.31兆位的存储单元阵列同样，在32-6型ECC中， 一个字包括32位数据，32768个字占用总共l 兆位。关于该一兆位数据，奇偶校验位是这样的 一个字是6位并需要32768 个字。因此，总共为接近0.19兆位。也就是，需要1.19兆位的存储单元阵列如上所述，随着ECC码长的增加，冗余奇偶校验位的容量就减小，并且 芯片尺寸也可减小。然而，当ECC码长增加时，因为1位补救单元(一个 字)的位数变大，所以补救的可能性降低。也就是，84型ECC，可以补救8 位数据中的1位。在16-5型ECC中，可以补救16位数据中的1位。在32-6 型ECC中，可以补救32位数据中的l位。从而，三种类型中，84型ECC具 有最高的补救可能性，32-6型ECC具有最低的补救可能性。然而，84型具有最大数量的冗余奇偶校验位并需要最大的存储容量，32-6型具有最小数量的冗余奇偶校验位并需要最小的存储容量。因此，补救的可 能性和所需的存储容量间存在折中。在图1中所示的能够纠错的半导体存储装置的实例中，通过在图2中所示的不同ECC码长中选择优化的ECC码长，进行存储单元阵列、奇偶校验产生电路和缺陷状况产生电路的设计。图3A和3B是显示与ECC码长相对应的平均缺陷密度、产量、和成本损 耗之间关系的曲线图。在图3A的曲线图中，横轴是表示每兆位缺陷量的平均 缺陷密度，纵轴是由于ECC补救而带来的产量。此外，上述的值是通过如下 的概率计算得到的，所述概率计算使用了基于单个缺陷位随机产生的假设的 皮尔逊分布(Pearson distribution)的缺陷位。如果横轴的缺陷密度是0、 1、 10，则因为可以利用ECC纠正缺陷位，所以对于任何ECC类型具有基本上 100%的产量。然而，当缺陷密度增加时，84型具有最高的补救可能性并且 产量也因此较高。32-6型具有最低的补救可能性并且产量也因此较低。在图3B的曲线图中，横轴是平均缺陷密度，纵轴是表示成本损耗影响的 指数。这里，基于图3A曲线图的产量和假设的当每个晶片产生的芯片数量由 存储单元阵列的容量的倒数决定时的制造效率确定成本损耗的影响。纵轴上的数值越低，成本越低，并且数值越高，成本越高。图3B的曲线图表示当缺 陷密度等于或小于IO和等于或大于100时用于每种ECC型的成本的倒数。也 就是，当缺陷密度等于或小于10时，显示在图3A曲线图中的产量基本上是 100%。因此，芯片的成本取决于每个晶片产生的芯片数量。所以，因为32-6 型的存储容量最小，所以该型具有最小成本，因为84型的存储容量最大，所 以其具有最大成本。然而，当缺陷密度等于或大于100时，32-6型的产量远低 于84型的产量。相应的成本损耗的比例大。因而，高缺陷密度下，84型具 有最低的成本，32-6型具有最高的成本。图3A和3B的曲线图表明，尽管在高缺陷密度生产性能下使用84型 ECC有助于得到最低的成本，但在低缺陷密度生产性能下使用32-6型ECC有 助于得到最低的成本。也就是，当缺陷密度高时，希望ECC码长短，当缺陷 密度低时，希望ECC码长长。然而，很难评估生产线的缺陷密度，并且生产线的缺陷密度常常是微小 地波动的。此外，缺陷密度也取决于生产线而不同。因此，选择优化的ECC
是不容易的。 具体例子图4是本实施例的半导体存储装置的结构图。该半导体存储装置包括用于存储数据的数据存储单元阵列D-MCA和用于存储奇偶校验位的奇偶校验存储 单元阵列P-MCA。存储单元阵列在字线WL和位线BL的交叉处包括单元 C。当通过公共字线选择电路22选择一个字线WL时，在数据存储单元阵列 D-MCA和奇偶校验存储单元阵列P-MCA处同时进行写或读。因此，在这些 存储单元阵列中提供写和读放大器24。经由用于数据和奇偶校验位的总线25将放大器24连接至一个ECC计算 电路26。此外，将一个数据输入缓冲器28连接至数据输入端29和将一个数 据输出缓冲器30连接至数据输出端31。可以通过相同I/O端构造数据输入端 29和数据输出端31。在图4的例子中，数据输入端29和数据输出端31是8 位端口，但不限于这个数量的端口。就存储单元阵列D-MCA和P-MCA来说，响应于一字线的选择，写入或 读出预定位的数据和与这些数据相应的奇偶校验位。即使当ECC码长(或类 型)不同时，存储单元阵列的结构也是固定的。然而，在奇偶校验存储单元 阵列P-MCA中，如随后所述，由于一个不必要的区域依赖于ECC码长存 在，因此如果需要的话通过移除该不必要的区域也可能减小芯片的尺寸。如 果忽略不必要的奇偶校验区域，则数据存储单元阵列D-MCA和奇偶校验存储 单元阵列P-MCA具有固定的结构，并且放大器24也具有固定的结构。相应地，总线25也由相同数量位的数据总线和奇偶校验位总线构成而与 ECC码长无关。然而，总线25连接至ECC计算电路26的结构根据ECC码长而转换。此外，ECC计算电路26包括图1中的奇偶校验产生电路和缺陷状况产生 电路和纠错电路。这个电路结构具有可以依赖于ECC码长转换的结构。因 此，响应一个转换控制信号CNT，转换该ECC计算电路26的结构。然而， 该转换可以是1/0组合转换并因此可由一组开关执行。构成计算电路的电路元 件的转换是不必要的。外围电路20解释输入命令并产生用于读和写操作的控制信号，根据选择 的ECC码长产生转换控制信号，和根据测试模式中选择的ECC码长产生测试
转换控制信号。ECC计算电路的开关组是根据控制信号CNT控制的开关。数据输入缓冲器28将从数据输入端29输入的数据供应到ECC计算电路 26，数据输出缓冲器30经由数据输出端31输出由ECC计算电路26输出的纠 正的数据。这些缓冲器可包括用于调节数据总线25位数和1/0端30、 31位数 的串併联变换电路和并/串联变换电路。另外，I/O端30、 31的位数可以等于 数据总线25的位数。图5显示对应于本实施例的ECC码长的存储单元阵列结构。如上所述， 有三类ECC码长，称为84型、16-5型、和32-6型。在下面的实施例中，作 为例子显示能够适当地转换到这三类ECC码长的结构。然而，也可将该结构 应用到其他类型的码长。存储单元阵列包括数据存储单元阵列D-MCA和奇偶校验存储单元阵列P-MCA。现在，假定数据容量是l兆位，数据存储单元阵列D-MCA由32768字 X32位组成。换句话说，32位是响应于字线选择的输入到数据存储单元阵列 D-MCA/从数据存储单元阵列D-MCA输出的位数，也是存储在图5中一个平 面W1中的位数。此外，这些32位的平面(或字)Wl到W32768被逻辑上分 成32768个平面(或字)。因此，通过对逻辑地址进行译码，32768个字中的 一个字(32位)输入到数据存储单元阵列D-MCA/从数据存储单元阵列D-MCA输出。也就是，提供三十二个数据总线25。此外，当同时输入/输出32 位数据时，数据I/O端是一个32位端口 ，当为了分时输入/f俞出将32位数据分 成N次时，数据I/0端是一个32/N位端口。为了产生分时输入/输出，提供具 有串/并联变换电路和并/串联变换电路的1/0缓冲器。如上所述，通过对行地址进行译码来选择字线，同时将32位数据和16、 10或6位奇偶校验位输入到总线/从总线输出。另外，可以通过对行地址进行 译码以使得2"组的32位数据和16、 10或6位奇偶校验位输出至读出放大器 (sense ampl迅er)，通过列地址选择1/2N，这样最后，同时将32位数据和 16、 10或6位奇偶校验位输入到总线/从总线输出。在84型实例中，数据是一个8 (=23)位单元。因此，对应于字线选择， 四组8位的数据同时输入到数据存储单元阵列D-MCA/从数据存储单元阵列 D-MCA输出。就16-5型来说，因为数据是16 (24)位单元，所以对应于字线 选择，两组16位的数据同时输入到数据存储单元阵列D-MCA/从数据存储单
元阵列D-MCA输出。就32-6型来说，数据是32 (25)位单元，因此， 一组 32位的数据同时输A/输出。然而，奇偶校验存储单元阵列P-MCA由32768字X16位组成。换句话 说，响应于字线选择输入到奇偶校验存储单元阵列P-MCA/从奇偶校验存储单 元阵列P-MCA输出的最大位数是16位。此外，16位的平面(或字)Wl到 W32768被逻辑上分为32768个平面(或字)。因此提供十六个奇偶校验总线 25。就8-4型ECC而言，为8位数据产生4位奇偶校验位。相应地，对应于字 线选择，如图5中粗线框所示，与四组8位数据对应的四组4位奇偶校验位输 入到奇偶校验存储单元阵列P-MCA/从奇偶校验存储单元阵列P-MCA输出。 就16-5型ECC而言，关于16位数据产生5位奇偶校验位。相应地，对应于 字线选择，与两组16位数据对应的两组5位奇偶校验位输入到奇偶校验存储 单元阵列P-MCA/从奇偶校验存储单元阵列P-MCA输出。因此，6位未使用单 元(阴影部分)存在于奇偶校验存储单元阵列P-MCA的每个平面中。就32-6 型ECC而言，为32位数据产生6位奇偶校验位。相应地，对应于字线选择， 与一组32位数据对应的一组6位奇偶校验位输入到奇偶校验存储单元阵列P-MCA/从奇偶校验存储单元阵列P-MCA输出。所以，IO位未使用单元(阴影 部分)存在于奇偶校验存储单元阵列P-MCA的每个平面中。如上所述，为了与不同的ECC码长建立对应关系，在数据存储单元阵列 D-MCA中，根据优化的码长将2M立构造为一个字，并可适合于2W (I>J， J=l， 2， 3…)位的数据单位。另一方面，就奇偶校验存储单元阵列P-MCA 来说，具有如下的结构I-J+1位X^组(J是可以选择的最大值)位作为对应 于最短的码长的一个字。此外，当ECC码长是最短长度时，使用奇偶校验存储单元阵列P-MCA的 所有存储单元，当ECC码长变长时，部分存储单元不再使用。换句话说，未 使用存储单元的数量增加。利用这样的结构，包括字线选择电路22、放大器24和总线25的存储单 元阵列结构可以是与ECC码长无关的固定结构。因此，上述结构可以应用到 能够转换ECC码长的存储装置。图6是本实施例的ECC计算电路的结构示意图。写期间，将输入数据Dm
作为写数据D〈N:0〉存储在数据存储单元阵列D-MCA中，并且输入到输入侧奇 偶校验产生电路260。该输入侧奇偶校验产生电路260产生与写数据相应的多 位奇偶校验位P<L:0〉，并将其存储在奇偶校验存储单元阵列P-MCA中。然而，读期间，读数据D〈N:0〉和读奇偶校验位P〈L:0〉输入到缺陷状况产 生电路262。缺陷状况产生电路262具体地包括由读数据产生相应的奇偶校验 位的输出侧奇偶校验产生电路，和产生缺陷状况位的缺陷状况产生电路，该 缺陷状况位由输出侧奇偶校验产生电路产生的奇偶校验位和读奇偶校验位产 生。然而，通过利用XOR电路产生数据XOR逻辑完成奇偶校验位的产生， 并且也通过利用XOR电路产生数据双奇偶校验位XOR逻辑完成缺陷状况位 的产生。因此，输出侧奇偶校验产生电路和缺陷状况产生电路可以由共同的 XOR电路构造。此外，缺陷状况译码器264对由缺陷状况产生电路262产生的缺陷状况位 S《:0进行译码，以产生表示错误存在于哪个位的错误位信号EC<L:0>。最 后，纠错电路266基于错误位信号EC《0纠正读数据D〈N:0的错误位(位 反转)，这样纠正了错误的读数据作为输出数据D。ut输出。包括上述输出侧奇 偶校验产生电路和缺陷状况产生电路的缺陷状况产生电路262和缺陷状况译 码器264可以组合并且称为"缺陷状况产生电路"。另外，输入侧奇偶校验产生电路260包括XOR电路，产生用于在输入数 据Dm当中选择的部分数据以产生奇偶校验位的XOR逻辑。换句话说，输入 侧奇偶校验产生电路260也由XOR电路构成。相应地，输入侧奇偶校验产生 电路260和缺陷状况产生电路262可以由一公共XOR电路组构造，并且该结 构优选是这样的在写和读期间输入端和输出端可以利用开关转换。下面说明基于普通汉明码的奇偶校验位。该说明将为适于ECC计算电路 (此后说明)的ECC码长的转换结构提供直观的理解。图7显示本实施例的奇偶校验检查矩阵的具体实例。图7显示用于图5中 所示的一个字、32位数据D的奇偶校验位p0到p5。就84型ECC系统而 言，显示四组(0)到(3)，就16-5型ECC系统而言，显示两组(0)和 (1)，和就32-6型ECC系统而言，显示一组。如下实施奇偶校验位的产生。就84型而言，在由图7中'100'表示的 数据D0到D7中具有交叉X的5位的XOR逻辑产生数据100的奇偶校验位p0。其它的奇偶校验位pl到P3同样产生具有交叉X标识的5位的XOR逻辑。当考虑各个数据位DO到D7 (图7中的纵向)时，关于这些奇偶校验位 的交叉X的位置是不重复的。也就是，在数据D0的奇偶校验位p0和p2的区 域设置交叉X，并且pO和p2的这种组合不存在于其它数据Dl到D7。只要组 合中没有重复，其它的组合是可能的。就8-4型而言，交叉X的位置对于(0)到(3)的四个组是共用的。 16-5型的奇偶校验位的产生也是相似的。在数据DO到D15中设置交叉X 的10位的XOR逻辑产生各奇偶校验位pO到p4。此外，交叉X的组合对于奇 偶校验位p0到p3与8-4型是相同的。这有助于与ECC码长对应的转换结构 的简化。此外，奇偶校验位p4的交叉X的位置全部设置在数据D8到D15 中。就32-6型而言的奇偶校验位的产生是相似的，并在数据DO到D31中设置 交叉X的20位的XOR逻辑产生各自的奇偶校验位p0到p5。此外，交叉X 的组合对于奇偶校验位p0到p3与84型是相同的，这有助于与ECC码长对 应的转换结构的简化。此外，与奇偶校验位p4有关的交叉X的位置设置在数 据D8到D15和D24到D31的区域中，并且与奇偶校验位p5有关的交叉X的 位置设置在数据D16到D31的区域中。如上所述，通过使用于产生具有最短ECC码长的84型的奇偶校验位p0 到P3的数据组合(交叉X的组合)与其它ECC码长的组合一样，用于产生 奇偶校验位p0到p3的XOR电路对于所有ECC码长可以使用相同的结构。下面说明纠错。当作为例子采用8-4型时，通过根据图7中从读数据DO 到D7的矩阵产生XOR逻辑，产生新的奇偶校验位p0到p3。假定写数据DO 到D7全部假设为'0'，写期间产生的奇偶校验位p0到p3是力000'。如果 XOR逻辑是2位XOR逻辑，当2位数据不同时，2位数据异或的结果是T 而当2位数据相同时是'0，。如果XOR逻辑是3位或更多位XOR逻辑，那 么当数据T是奇数个时结果是T和当偶数个时结果是(0'。因此，如 果所有写数据是'0'，那么所有奇偶校验位p0到p3是'0'。此外，假定由读数据D0到D7产生的奇偶校验位p0到p3是4010'。 这样，当比较读奇偶校验位'0000，和新产生的奇偶校验位'1010'时，不匹 配位是p0和p2。换句话说，当利用XOR逻辑的结果进行比较时，比较结果
代码获得'1010，。当比较结果代码'1010，同图7中矩阵的交叉X的组合比较时，可以确定代码'1010'与数据DO的交叉X组合匹配。因此，检测到 数据DO包括一个错误。换句话说，这表示读数据D0到D7是'10000000，以 及由这些读数据产生的奇偶校验位pO到p3是《1010，。此外，当新产生的奇偶校验位是'0000'时，因为新的和旧的奇偶校验位 彼此匹配，所以确定没有错误存在。因而，写数据DO到D7中，奇偶校验位p0到p3由部分位的唯一组合的 XOR逻辑产生，奇偶校验位p0到p3是再次由读数据D0到D7新产生的，并 且比较新的和旧的奇偶校验位，所以从不匹配位的组合检查到读数据DO到 D7位有错误是可能的。从上述说明可以看出，输入侧奇偶校验产生电路和输出侧奇偶校验产生 电路都可以由XOR逻辑电路构成。而且，用于比较两个奇偶校验位的缺陷状 况产生电路也可以由XOR逻辑电路构成。此外，输出侧奇偶校验产生电路和 缺陷状况产生电路可以由相同的XOR逻辑电路构成。相应地，输入侧和输出 侧奇偶校验产生电路和缺陷状况产生电路都可以由一公用XOR逻辑电路构 成。通过根据写和读转换是否输入读奇偶校验位的判决和通过根据ECC码长 转换哪个数据组的XOR逻辑输出作为奇偶校验位或缺陷状况位而输出的判 决，该ECC计算电路可以提供最小的电路尺寸。图8禾Q 9是本实施例的ECC逻辑电路的结构图。在本ECC逻辑电路中， 输入侧奇偶校验产生电路260、输出侧奇偶校验产生电路和缺陷状况产生电路 262由公用的XOR电路构成。下面，该公用的XOR电路将被称为奇偶校验/ 缺陷状况产生电路P/S。而且，图8显示用于根据ECC码长进行转换的控制信 号CNT和产生用于写和读之间转换的控制信号CNT的控制信号产生电路 CONT。如图7所示，各奇偶校验位p0到p6由数据DO到D7、 DO到D15、和DO 到D31的交叉X组合产生。因此，奇偶校验/缺陷状况产生电路260/262由产 生奇偶校验位p0到p6的六个电路P0/S0到P5/S5构成。图7中的S〈N〉表示缺 陷状况位。将数据存储单元阵列D-MCA连接至32位数据总线25D;将奇偶校验存 储单元阵列P-MCA连接至16位奇偶校验总线25P，在相应组合中经由连接网
络NET1将这些总线25D和25P连接至奇偶校验/缺陷状况产生电路P0/S0到 P5/S5的输入端。此外，每个奇偶校验/缺陷状况产生电路P0/S0到P5/S5输出 奇偶校验位PO或缺陷状况位S<!>。其中，在图9中，经由连接网络NET2 将奇偶校验位P<5:0>、两组P〈4:0或四组P〈3:0提供给奇偶校验存储单元阵 列P-MCA并将缺陷状况位S<5:0>、两组S4:0或四组S〈:0提供给缺陷状况 译码器2640到2643。图9显示四个缺陷状况译码器2640到2643和纠错电路266。缺陷状况译 码器将各缺陷状况位S<5:0〉、两组S〈4:0〉、或四组S〈3:0同图7存储在ROM 28中的奇偶校验检查矩阵的交叉X的位置比较，产生表示匹配位的纠错代码 EC，并将其提供的给纠错电路266。将再次具体说明图9。奇偶校验/缺陷状况产生电路P0/S0输入32位写数据Dw或读数据Dr中的 20位，产生其XOR逻辑，以及产生奇偶校验位P<0>。 20位的组合由图7中 的交叉X显示，并且是公用的与ECC数据长度无关。因而，关于产生的奇偶 校验位P<0>，四位奇偶校验位PO由84型产生，两位奇偶校验位PO由 16-5型产生，和一位奇偶校验位PO〉由32-6型产生。该转换根据转换控制信 号CNT由输出侧开关组SW。ut完成。读期间，奇偶校验/缺陷状况产生电路P0/S0产生读数据Dr中的20位的进 一步的XOR逻辑，以产生读漸奇偶校验位PO的新的奇偶校验位XOR逻 辑，以产生缺陷状况位S<0〉。考虑输入奇偶校验位PO的位置，对于84型 产生四位奇偶校验位P<0〉，对于16-5型产生两位奇偶校验位P<0>，和对于 32-6型产生一位奇偶校验位P<0〉，所以对于输出缺陷状况位S<0〉，也同样输 出针对每个型的四位、两位和一位。该转换根据转换控制信号CNT由输入侧 开关组SW^和输出侧开关组SW。ut完成。奇偶校验/缺陷状况产生电路P1/S1到P3/S3具有与奇偶校验/缺陷状况产生 电路P0/S0相同的结构。图10到16是根据三类ECC的奇偶校验/缺陷状况产生电路P0/S0到P3/S3 的电路图。奇偶校验产生电路的结构和缺陷状况产生电路的结构如三类中的 每个所示。图16包括允许图10至15所示的这六个电路构造转换的开关组。图10是32-6型示例中的奇偶校验产生电路。该电路有八个提供在输入侧 并且连接至一 24位输入端的三输入XOR电路2601至2608。 3输入XOR电路
的输出是输入到四个双输入XOR电路2609至2612，其输出被输入到两个双 输入XOR电路2613和2614，其输出被输入到末级的双输入XOR电路2615， 其输出是奇偶校验i立P<I>。该奇偶校验位是PO〉到PO中的任何一个。如上所述，通过提供按级别排列的XOR电路的结构，也可能如下文所述 的转换到不同的ECC码长。将24位输入端划分为四组，其中每组输入5位数据，余下的一位连接至 处于逻辑力'的接地端GND。逻辑(0'对XOR逻辑根本没有影响。如图7 所示，四组5位数据是从32位数据D0至D31设置交叉X的20位数据的组 合。因此，通过输入图7中所示组合的20位数据至每个奇偶校验/缺陷状况电 路P0/S0到P3/S3，产生奇偶校验位PO〉到P<3>。图11是32-6型示例中的缺陷状况产生电路。按照图10该电路由24位输 入端、八个三输入XOR电路、七个双输入XOR电路、和一个一位输出端构 成。此外，三组中的5位数据输入到划分为四组的输入端，剩余的一位连接 至接地端。在另外一组中，如图11中由箭头200所示，输入5位读数据和一 位读奇偶校验位。换句话说，20位读数据和一位奇偶校验位的XOR逻辑作为 一缺陷状况位S〈I〉输出。换句话说，图11中的电路仅在关于是输入接地 GND的逻辑'0，还是输入读奇偶校验位？<1>至箭头200的输入端上不同于 图10。相应地，利用区别写和读之间的控制信号可以完成该转换。图12是16-5型示例中的奇偶校验产生电路。该电路由24位输入端、八 个三输入XOR电路XOR3、六个双输入XOR电路XOR2、和一个2位输出端 P〈b构成。换句话说，没有使用末级双输入XOR电路的部分210。此外，如 图7所示，就16-5型而言，因为产生两组数据中的每个的奇偶校验位？<1>， 所以利用图12中由水平虚线分隔的上部和下部XOR电路组，产生各自组的 XOR逻辑。换句话说，奇偶校验位P〈I》-0由第一组数据EKl5:O-0中的十位 产生，奇偶校验位PO-l由第二组数据D〈5:0〉-1中的十位产生。图13是16-5型示例中的缺陷状况产生电路。按照图12，该缺陷状况产生 电路由24位输入端、八个三输入XOR电路XOR3、六个双输入XOR电路 XOR2、和一个2位输出端SO构成。换句话说，没有使用末级双输入XOR 电路的部分210。此外，图12的不同之处在于由箭头220指示的输入端位置 车俞入读奇偶校验位P<I>-0和P<!>-1 ，并且不同之处还在于输出是一缺陷状况
位。输入数据D〈15:0的组合与图12中的一样。相应地，在读和写期间转换 由箭头220指示的部分。图14是8-4型示例中的奇偶校验产生电路。该电路由24位输入端、八个 三输入XOR电路X0R3、四个双输入XOR电路X0R2、和一个4位输出端 PO构成。换句话说，没有使用末级的三个双输入XOR电路部分230。此 外，如图7所示，就84型而言，产生四组数据中的每个的奇偶校验位 PO。因此，由图14中通过水平线分隔的四个XOR电路组产生各自组的 X0R逻辑。换句话说，奇偶校验位PO-0由第一组数据EK7:0〉-0中的五位 产生，奇偶校验位P〈b-l由第二组数据D《0-1中的五位产生，并且，第三 组和第四组同样，产生奇偶校验位P〈b-2和PO-3。图15是84型示例中的缺陷状况产生电路。按照图14，该缺陷状况产生 电路由24位输入端、八个三输入XOR电路、四个双输入XOR电路、和一个 4位输出端S〈D4勾成。没有使用三个末级双输入XOR电路部分230。此外， 图14的不同之处在于在由箭头240表示的输入端位置输入奇偶校验位P<I>-0、 P<I>-1、 P<L>-2、和P<!>-3，并且不同之处还在于输出是缺陷状况位。因 而输入的数据D"C7:0的组合与图14中的一样。因此，当读和写时转换由箭头 240表示的部分。图16显示能够转换到三种ECC码长的奇偶校敏缺陷状况产生电路P0/S0 到P3/S3。如图10至15所示，每种ECC都需要读和写期间在由箭头200、 220 和240表示的输入端之间的转换。此外，根据三种ECC类型必须转换输入到输入端的奇偶校验位和输出到输出端的奇偶校验位或者缺陷状况位。图16显示作为图8中的输入侧开关组SV4的开关SW1、 SW2、 SW3、和 SW4和作为输出侧开关组SW。w的开关SW11和SW12。下面详述这些开关的 转换，利用这样的转换实现图10至15所示的电路。SW1:写期间，连接SW1至GND;读期间，对于8-4型，连接SW1至奇 偶校验？<1>-0，和对于16-5型和32-6型，连接SW1至GND。SW2:写期间，连接SW2至GND;读期间，对于8-4型，连接SW2至奇 偶校验P<I>-1;对于16-5型，连接SW2至奇偶校验PO-0;对于32-6型， 连接SW2至GND。SW3:写期间，连接SW3至GND;读期间，对于84型，连接SW3至奇
偶校验PO-2，和对于16-5型和32-6型，连接SW3至GND。SW4:写期间，连接SW4至GND;读期间，对于84型，连接SW4至奇 偶校验PO-3;对于16-5型，连接SW4至奇偶校验PO-l;和对于32-6 型，连接SW4至奇偶校验PO。SW11:写和读期间，连接SWll至8-4、 16-5、和32-6的任何端。然而， 写期间，输出是奇偶校验位PO，和读期间，输出是一缺陷状况位S〈b。SW12:写和读期间，连接SW12至84和16-5的任一端，就32-6型而 言，不使用输出端。如上所述，输出端就84型而言是四位输出，就16-5型而言是两位输出， 和就32-6型而言是一位输出。相反地，就32-6型而言不使用三个输出端，和 就16-5型而言不使用两个输出端。利用根据写和读和ECC码长(S"4、 16-5、 32-6)产生的转换控制信号CNT完成这些开关的控制。因而，从数据总线到 输入端的输入不需要转换。现在回到图8，奇偶校验/缺陷状况产生电路P4/S4如图7所示，写期间， 输入32位数据0<1>中的十六位，以产生所需的奇偶校验位P<4>。此外，读 期间，相同的电路输入32位数据DO中的十六位，并通过输入由此读出的 所需的奇偶校验位P〈4〉输出一缺陷状况位S<4>。奇偶校验/缺陷状况产生电路P4/S4对于8-4型不需要，对于16-5型和32-6 型是有用的。就16-5型而言，在每个示例中从两组数据D〈5:0中的8位产生 两组的奇偶校验位P〈4〉或缺陷状况位S<4〉。就32-6型而言，由一组数据 D〈31:0中的十六位产生一位奇偶校验位P〈5〉或缺陷状况位S<5〉。因此，根 据是执行读还是执行写和是16-5型还是32-6型，产生输入侧开关组SWm的转 换控制信号CNT。此外，根据是16-5型还是32-6型，产生用于输出侧开关组 SW。ut的转换控制信号CNT。图17至21是两类ECC中每一类的奇偶校验/缺陷状况产生电路P4/S4的 电路图。所示这两种类型分别具有奇偶校验产生电路结构和缺陷状况产生电 路结构。图21包括允许四种电路结构转换的开关组。图17是就32-6型而言的奇偶校验产生电路。该电路包括八个提供在f^入 侧上并连接至一 24位输入端的三输入XOR电路X0R3。此外，七个双输入 XOR电路X0R2构造为三级，并且末级双输入XOR电路X0R2的输出是奇偶校验位P4、在一对输入级XOR3的六位输入中，在四位中输入数据，两位连接至接地GND以生成逻辑'0'。此外，在数据D〈1:0〉中，输入图7中带 有交叉X的16位数据D<31:16>。图18是就32-6型而言的缺陷状况产生电路。按照图17，该电路也包括八 个提供在输入侧上并连接至一 24位输入端的三输入XOR电路XOR3;七个双 输入XOR电路XOR2构造为三级，并且末级双输入XOR电路XOR2的输出 是缺陷状况位S4、在一对输入级XOR3的六位输入中，四位输入数据，两 位连接至接地GND以生成逻辑'0'。也就是，输入数据D《1:0中的16位 数据D〈1:16、另外，输入读奇偶校验位？<4>到由箭头250表示的输入端。 换句话说，箭头250的连接不同于图17的。图19是就16-5型而言的奇偶校验产生电路。该电路包括八个在输入侧上 的并连接至一 24位输入端的三输入XOR电路XOR3;七个双输入XPR电路 XOR2构造为两级，并且输出两组奇偶校验位P<4〉-0和P<4〉-1。没有使用末 级双输入XOR电路XOR2的部分260。在一对输入级XOR3的六位输入中， 四位输入数据，两位连接至接地GND以生成逻辑'0'。此外，图19中在由 水平线分隔的两组数据D〈5:0〉中，输入8位数据D〈15:8〉到各组的10位输入丄山顺。图20是就16-5型而言的缺陷状况产生电路。按照图19，该电路包括八个 在输入侧上并连接至一 24位输入端的三输入XOR电路XOR3;六个双输入 XOR电路XOR2构造为两级，并且输出两组的缺陷状况位S<4〉-0和S<4〉-1 。 没有使用末级双输入XOR电路XOR2的部分280。此外，在输入端，输入每 个读奇偶校验位P<4>-0和P<4>-1到箭头270的端口。其它的输入端与图19 中的相同。图21显示能够转换到两种ECC码长32-6和16-5的奇偶校验/缺陷状况产 生电路P4/S4。如图17至19所示，就每种ECC而言，在由箭头250和270指示的输入端处写和读期间需要转换。此外，输入到输入端的奇偶校验位和输 出到输出端的奇偶校验位或缺陷状况位必须根据两种ECC转换。图21显示作为图8中的输入侧开关组SWm的开关SW21和SW22和显示 作为输出侧开关组SW。ut的开关SW31。这些开关的转换如下；通过进行这样 的转换，实现图17至19中所示的电路。SW21:写期间，连接SW21至GND;读期间，对于16-5型，连接SW21 至奇偶校验位P〈4〉-0;和对于32-5型，连接SW21至GND。SW22:写期间，连接SW22至GND;读期间，对于164型，连接SW22 至奇偶校验P〈4》1;对于32-5型，连接SW22至奇偶校验P4、SW31:写和读期间，连接SW31至16-5或32-6的任一个。然而，写期 间，输出是奇偶校验位P〈4〉，和读期间，输出是一缺陷状况位S4〉。如上所述，输出端就16-5型而言是两位输出，就32-6型而言是1位输 出。利用根据写和读的执行和ECC码长(16-5或32-6)在每个示例中产生的 转换控制信号CNT完成这些开关的控制。因而，从数据总线到输入端的输入 不需要转换。现在回到图8，现在说明最后的奇偶校验/缺陷状况电路P5/S5。如图7所 示，写期间，奇偶校验/缺陷状况电路P5/S5收到32位数据D〈I^中的16位数 据D〈1:16〉的输入，并产生一奇偶校验位P<5>。此外，读期间，奇偶校验/缺 陷状况电路P5/S5收到32位数据0<]>中的16位数据0<31:16>的输入和收到 读出的奇偶校验位P《〉的输入，由此产生一缺陷状况位S<5>。仅仅32-6型使用奇偶校验/缺陷状况电路P5/S5，对于84型和16-5型不需 要。因此，根据写和读，产生与输入侧开关组SWm有关的转换控制信号 CNT。此外，没有输出侧开关组SW。ut。图22至24是奇偶校验/缺陷状况电路P5/S5的写和读电路图。图24包括 允许这两个电路结构转换的开关组。图22是32-6型的奇偶校验产生电路。该奇偶校验产生电路由八个三输入 XOR电路X0R3和七个双输入XOR电路X0R2构成；在24位输入端中，输 入16位数据D〈1:16〉，剩余的八位连接至接地GND以生成逻辑'0'。图23是32-6型的缺陷状况产生电路。该XOR电路结构除在箭头290处 的输入端输入读奇偶校验位P《〉以外，其余与图22的相同。输出一缺陷状况 位S〈5〉到输出端。图24是32-6型的奇偶校验/缺陷状况电路P5/S5的电路图，其中开关 SW41显示为输入侧开关组SWb换句话说，读期间连接SW41至奇偶校验位 P〈5M则和写期间连接SW41至接地GND。所以，开关SW41依赖于是执行读 还是执行写而转换。读期间输出奇偶校验位P〈5〉到输出端，写期间输出一缺
陷状况位S<5>。现在回到图8，转换与三种ECC码长相应的奇偶校验/缺陷状况电路PO/SO 至P3/S3，在读和写期间，转换开关组SV4和SW。ut，由此电路可以转换成六 种电路。同样，转换与两种32-6和16-5 ECC码长相应的奇偶校验/缺陷状况电 路P4/S4，在读和写期间，转换开关组SWm和SW。ut，由此电路可以转换成四 种电路。此外，转换在32-6 ECC码长示例中使用的奇偶校验庙夹陷状况电路 P5/S5，在读和写期间，转换开关组SW^，由此，电路可以转换成两种电路。 此外，利用控制信号CNT进行所述转换。在图8中，32位数据总线25D中，输入图7中奇偶校验p0中所示的二十 位组合至奇偶校验/缺陷状况电路P0/S0，输入奇偶校验pl中所示的二十位组 合至奇偶校验/缺陷状况电路P1/S1，输入奇偶校验p2中所示的二十位组合至 奇偶校验/缺陷状况电路P2/S2，并输入奇偶校验p3中所示的二十位组合至奇 偶校验/缺陷状况电路P3/S3。然而，这些输入的连接是固定的而与三种ECC 码长无关。同样，32位数据总线25D中，输入图7中奇偶校验p4和p5中所 示的十六位组合至奇偶校验/缺陷状况电路P4/S4和P5/S5，该输入的连接也是 固定的。此外，根据ECC码长的类型转换输入至奇偶校验/缺陷状况电路的读奇偶 校验位的组合。然而，这利用输入侧开关组SWm进行。另外，根据ECC码长 转换作为奇偶校验/缺陷状况电路的输出的奇偶校验位或缺陷状况位，但是通 过输出侧开关组SW。ut进行该转换。由于图8中的连接网络NET2，在由各奇偶校验/缺陷状况电路P0/S0至 P5/S5产生的缺陷状况位中，输入通过在第一组中一位选择获得的缺陷状况位 S<5: 0〉至缺陷状况译码器2640，输入通过在第二组中一位选择获得的缺陷状 况位S<4: 0〉至缺陷状况译码器2641。同样，输入通过在第三和第四组中一 位选择获得的缺陷状况位S<3: O至缺陷状况译码器2642和2643。如果ECC码长是32-6型的，则仅输入缺陷状况位S<5: O的缺陷状况译 码器2640工作。如果ECC码长是16-5型的，则仅输入缺陷状况位S<4: 0〉的 缺陷状况译码器2640和2641工作。如果ECC码长是84型的，则输入缺陷状 况位S<3: O的四个缺陷状况译码器工作。相应地，提供转换控制信号CNT 给每个缺陷状况译码器。 每个缺陷状况译码器2640至2643将由此输入的缺陷状况位同奇偶校验检 查矩阵28中交叉X的信息进行比较，产生匹配位是4，和不匹配位是'0， 的纠错码EC。在前面的例子中，因为数据D0中存在一个错误，所以输出 EC<7:0>=10000000。此外，纠错电路266基于纠错码EC纠正数据D〈31:0〉和D〈5:OX2、和 D<7:0>X4。更具体地，纠错码EC反映<T位。此外，输出纠正后的数据 D<31:0>、 D<15:0>X2、禾口D《.0〉X4。图25显示本实施例的存储单元阵列的结构示例。图25显示ECC码长是 32-6型。按照图5，数据存储单元阵列D-MCA包括每个字(平面)的32位单 元，相应的奇偶校验存储单元阵列P-MCA包括每个字(平面)的5位单元。 也如图5所示，奇偶校验存储单元阵列P-MCA具有每个字(平面)16位的容 量，以便与84型兼容。相应地，就32-6型而言，存在未使用单元(图25中 的阴影)。因此，在本实施例中，当缺陷点FA存在于奇偶校验存储单元阵列P-MCA中时，使用的单元区域可以改变为没有缺陷点存在的区域。在图25 中，在奇偶校验存储单元阵列P-MCA (1)中，缺陷点FA存在于使用的单元 区域。然而，在奇偶校验存储单元阵列P-MCA (2)中，使用没有缺陷点FA 的单元区域。此外，在奇偶校验存储单元阵列P-MCA (3)中，使用的单元按 分布的方式设置。因此，关于本实施例，在奇偶校验存储单元阵列P-MCA中，就32-6型和 16-5型而言，存在使用的单元区域和未使用的单元区域。因此，理想地选择 与缺陷点相应的可使用的单元区域。图26显示本实施例的存储单元阵列的布局示例。图26显示三种ECC码 长，即84型、16-5型、和32-6型的存储单元阵列的布局。根据本示例，设置 在存储单元阵列中心处设置每个字32位的存储单元的数据存储单元阵列D-MCA，奇偶校验存储单元阵列P-MCA被分成两个并设置在数据存储单元阵列 D-MCA的两侧。奇偶校验存储单元阵列P-MCA具有平均安置在两侧的每个 字16位的存储单元。图26中的存储单元阵列是这样的在水平方向上延伸设置字线，在垂直 方向上延伸设置位线。此外，在数据存储单元阵列中心处设置未示出的字线 选择电路。相应地，当选择一个字线时，从数据存储单元阵列D-MCA中的32条位线输出32位数据。此外，从奇偶校验单元阵列的16、 10、和6条位线 输出16位、10位、和6位数据。就8-4型而言，使用奇偶校验存储单元阵列P-MCA (10)禾n (11)中所 有的存储单元。就16-5和32-6型而言，使用奇偶校验存储单元阵列P-MCA 中的部分存储单元。因此，布局是这样的横向划分的奇偶校验存储单元阵 列P-MCA (12) 、 (13) 、 (14)、禾卩(15)接近中心的数据存储单元阵列 D-MCA，在两侧设置未使用的存储单元组。因此，未使用的存储单元组总是设置在存储单元阵列的两侧。 一般，因 为芯片外围区域缺陷产生的可能性高，所以可以通过提供具有这样布局的存 储单元阵列减小使用缺陷点的可能性。图27显示本实施例的存储单元阵列的修改例。如图3A和3B所示，当随 着生产线的熟练平均缺陷密度逐渐降低时，如果缺陷密度高，则通过使ECC 码长为84型，增加缺陷补救的可能性，这导致总成本的降低。然而，当缺陷 密度低时，通过使ECC码长为32-6型，縮短与数据长度有关的奇偶校验位长 度，从而减小单元阵列尺寸，这导致成本降低。因此，就如图27中所示的32-6型存储单元阵列而言，如图26所示在中 心处设置数据存储单元阵列D-MCA，奇偶校验存储单元阵列P-MCA (14)和 (15)被分成两个并设置在数据存储单元阵列D-MCA的左边和右边。通过移 除存储器两侧上区域300的未使用区域，可以减小存储器的尺寸。300两侧的 区域已被移除的存储器具有小的芯片尺寸或微小尺寸(当存储器嵌入在ASIC 中时)，其有助于成本的降低。如上所述，根据上面的实施例，可以适当地改变ECC码长，并因此，可 通过选择与生产线的缺陷密度相应的优化码长降低成本。可以通过在产生图8中的转换控制信号CNT的转换控制电路中提供熔丝 ROM并在熔丝ROM中写入与码长相对应的信息，进行适合于码长的转换。 另外，利用屏蔽(mask)选择进行转换也是可能的。在由于MOS晶体管的栅 氧化膜损坏而发生短路的熔丝形式这种情况中，包含在封装中之后再进行转 换也是可能的。此外，因为适应ECC码长的转换是可能的，所以也可在测试过程中通过 转换到32-6型进行缺陷判断测试，通过该测试后，在存储器出厂以前成转换 到84型。更具体地，通过转换至理想的类型进行运行测试，所述转换通过在 测试过程中向图8中的转换控制电路提供表示转换到具体类型的信号进行。 因而，因为可以在补救可能性低的状态下执行运行测试，可以显著地提高出 厂的存储器的可靠性。在上面的实施例中，通过根据某一汉明码产生^位数据的1+1位奇偶校验 位，可以纠正一位错误。也可以使用其它的汉明码类似地应用本发明。例 如，即使对于允许纠正例如两位或更多位的多位错误的汉明码，也可以通过改变ECC码长，改变补救可能性。本发明也可以应用在基于这样的汉明码的示例中。此外，尽管在上述实施例中输入侧和输出侧奇偶校验产生电路和缺陷状况产生电路由公用的XOR电路构成，但前述的电路也可以由单独的XOR电 路构成。在这样的情况下，根据ECC码长转换各个XOR电路的输入侧开关 和输出侧开关。相关申请的交叉引用本申请依据并要求在2006年8月7日提出的在先日本专利申请No.2006-214080的优先权，在此引入全部内容作为参考。
权利要求
1. 一种具有纠错功能的半导体存储装置，包括数据存储单元阵列，其包括多个存储单元，并响应于字选择，相对于数 据总线输入和输出^位的数据，其中I是大于等于2的整数；奇偶校验存储单元阵列，其包括多个存储单元，并响应于字选择，相对 于奇偶校验总线输入和输出奇偶校验位，所述奇偶校验位的位数与所述2{位 数据相对应；数据l/0端；奇偶校验产生电路，其由从所述数据1/0端输入的2M立写数据产生所述奇 偶校验位，并输出所述奇偶校验位至所述奇偶校验总线；缺陷状况产生电路，其由从所述奇偶校验存储单元阵列读到所述奇偶校 验总线的奇偶校验位和从所述数据存储单元阵列读到所述数据总线的21位读 数据，产生表示所述读数据中错误位位置的缺陷状况位；和纠错电路，其基于所述缺陷状况位纠正所述读数据中的错误，其中所述奇偶校验产生电路和缺陷状况产生电路被构造为能转换到具有21位 数据和1+1位奇偶校验位的第一 ECC或具有2;组的2⑩位数据和I-J+l位的 奇偶校验位的第二 ECC，其中I>J并且J是大于等于1的整数。
2. 根据权利要求1的半导体存储装置，其中所述奇偶校验产生电路和所述缺陷状况产生电路由公用的XOR电路组构成，当进行了到所述第一 ECC的转换时，所述XOR电路组在写期间由2M立写 数据产生1+1位奇偶校验位和在读期间由2M立读数据和1+1位读奇偶校验位产 生缺陷状况位；当进行了到所述第二 ECC的转换时，所述XOR电路组在写 期间由2W位写数据产生2;组I-J+l位奇偶校验位和在读期间由2W位读数据和 I-J +1位读奇偶校验位产生2;组缺陷状况位；和所述XOR电路组包括响应于一转换控制信号，转换所述读奇偶校验位的 输入的输入开关和转换所产生的奇偶校验位或缺陷状况位的输出的输出开 关。
3. 根据权利要求1的半导体存储装置，其中 所述奇偶校验产生电路和所述缺陷状况产生电路由公用的XOR电路组构成，当进行了到所述第一 ECC的转换时，所述XOR电路组在写期间产生在21 位写数据中选择的位的XOR作为1+1位的奇偶校验位和在读期间产生在2M立 读数据中选择的位与读奇偶校验位的XOR作为缺陷状况位；当进行了到所述第二 ECC的转换时，所述XOR电路组在写期间产生在 2W位写数据中选择的位的XOR作为2:组I-J+l位奇偶校验位和在读期间产生 在2W位读数据中选择的位和读奇偶校验位的XOR作为2;组缺陷状况位；并 且所述XOR电路组包括响应于一转换控制信号，转换所述读奇偶校验位的 输入的输入开关和转换所产生的奇偶校验位或缺陷状况位的输出的输出开 关。
4.根据权利要求2的半导体存储装置，其中响应于与进行写和读的时间相应的转换控制信号，转换所述XOR电路组 的所述输入开关和所述输出开关。
5. 根据权利要求3的半导体存储装置，其中响应于与进行写和读的时间相应的转换控制信号，转换所述XOR电路组 的所述输入开关和所述输出开关。
6. 根据权利要求2的半导体存储装置，其中所述XOR电路组包括1+1个XOR电路，其中每个XOR电路产生1+1位 奇偶校验位或缺陷状况位中的各自位；当进行了到所述第一 ECC的转换时，通过所述1+1个XOR电路输出1+1 位奇偶校验位或缺陷状况位；以及当进行了到所述第二 ECC的转换时，通过I-J+l个XOR电路输出I-J+l位奇偶校验位或缺陷状况位。
7. 根据权利要求3的半导体存储装置，其中所述XOR电路组包括1+1个XOR电路，其中每个XOR电路产生1+1位奇偶校验位或缺陷状况位中的各自位；当进行了到所述第一 ECC的转换时，通过所述1+1个XOR电路输出1+1位奇偶校验位或缺陷状况位；以及 当进行了到所述第二 ECC的转换时，通过I-J+l个XOR电路输出I-J+l位 奇偶校验位或缺陷状况位。
8. 根据权利要求6的半导体存储装置，其中在所述1+1个XOR电路中，I-J+l个XOR电路输入2;组的在2W位数据中 的共同组合数据。
9. 根据权利要求1的半导体存储装置，进一步包括产生控制所述奇偶校验 产生电路和所述缺陷状况产生电路转换的转换控制信号的转换控制部，其中在测试期间，该转换控制信号能转换为与所述第一 ECC和或所述第二 ECC相应的信号。
10. 根据权利要求1的半导体存储装置，其中当进行了到所述第一 ECC的转换时，响应于字选择而相对于奇偶校验存 储单元输入和输出的奇偶校验位是1+1位奇偶校验位，当进行了到所述第二 ECC的转换时，响应于字选择而相对于奇偶校验存储单元输入和输出的奇偶 校验位是包括2;组I-J+l位奇偶校验位的奇偶校验位。
11. 根据权利要求10的半导体存储装置，其中所述数据存储单元阵列和所述奇偶校验存储单元阵列由相同数量的字线 构成，并且响应于字线选择，与所选择的字线相应的数据和奇偶校验位被写 入或读出。
12. 根据权利要求10的半导体存储装置，其中当进行了到所述第一 ECC的转换时，所述奇偶校验存储单元阵列具有第 一容量，当进行了到所述第二 ECC的转换时，所述奇偶校验存储单元阵列具 有比所述第一容量大的第二容量。
13. 根据权利要求12的半导体存储装置，其中 所述奇偶校验存储单元阵列设置在所述半导体存储装置的外周；和 当进行了到所述第一 ECC的转换时，所述奇偶校验存储单元阵列占用第一面积，当进行了到所述第二 ECC转换时，所述奇偶校验存储单元阵列占用 比所述第一面积大的第二面积。
14. 根据权利要求1的半导体存储装置，其中所述奇偶校验产生电路和缺陷状况产生电路还被转换到第三ECC，其包 括2〖组的21《位数据和I-K+l位的奇偶校验位，其中1〉K〉J，且K是大于等 于1的整数。
15. —种具有纠错功能的半导体存储装置，包括数据存储单元阵列，其包括多个存储单元，并响应于字选择从数据总线 输入和向数据总线输出2M立的数据，其中I是大于等于2的整数；奇偶校验存储单元阵列，其包括多个存储单元，并响应于字选择，从奇 偶校验总线输入和向奇偶校验总线输出奇偶校验位，所述奇偶校验位的位数 与所述2M立数据相对应；数据I/0端；输入侧奇偶校验产生电路，其由从所述数据1/0端输入的2M立写数据产生 奇偶校验位，并将其输出至所述奇偶校验总线；输出侧奇偶校验产生电路，其由从所述数据存储单元阵列读到所述数据 总线的^位读数据产生奇偶校验位；缺陷状况产生电路，其由通过所述输出侧奇偶校验产生电路产生的奇偶 校验位和从所述奇偶校验存储单元阵列读到所述奇偶校验总线的奇偶校验 位，产生表示所述读数据中错误位位置的缺陷状况位；和纠错电路，其基于所述缺陷状况位纠正所述读数据中的错误，其中 所述输入侧奇偶校验产生电路、输出侧奇偶校验产生电路和缺陷状况产 生电路被构造为能转换到具有21位数据和数目与该数据对应的奇偶校验位的 第一 ECC，或具有2J组的2⑩位数据和数目与该数据对应的奇偶校验位的第 二 ECC，其中I〉J并且J是大于等于1的整数。
16. 根据权利要求15的半导体存储装置，其中所述输入侧和输出侧奇偶校验产生电路和缺陷状况产生电路由公用的 XOR电路组构成，当进行了到所述第一 ECC的转换时，所述XOR电路组在写期间由2M立写 数据产生数目与该2M立写数据对应的奇偶校验位和在读期间由2M立读数据和 与该读数据对应的读奇偶校验位产生缺陷状况位；当进行了到所述第二 ECC 的转换时，所述XOR电路组在写期间由2U位写数据产生2;组数目与该写数 据对应的奇偶校验位和在读期间由2W位读数据和与该读数据对应的读奇偶校 验位产生2J组的缺陷状况位；和所述XOR电路组包括响应于一转换控制信号，转换所述读奇偶校验位的 输入的输入开关。
17.根据权利要求15的半导体存储装置，其中所述输入侧和输出侧奇偶校验产生电路和缺陷状况产生电路由公用的 XOR电路组构成，当进行了到所述第一 ECC的转换时，所述XOR电路组在写期间产生在2i 位写数据中选择的位的XOR作为1+1位奇偶校验位，在读期间产生在2M立读 数据中选择的位和所述读奇偶校验位的XOR作为缺陷状况位；当进行了到所述第二 ECC的转换时，所述XOR电路组在写期间产生在 2W位写数据中选择的位的XOR作为2J组I-J+l位奇偶校验位，在读期间产生 在2W位读数据中选择的位和所述读奇偶校验位的XOR作为2;组缺陷状况 位；并且所述XOR电路组包括响应于一转换控制信号，转换所述读奇偶校验位的 输入的输入开关和转换所产生的奇偶校验位或缺陷状况位的输出的输出开
18. 根据权利要求16的半导体存储装置，其中响应于与进行写和读的时间相应的转换控制信号，转换所述XOR电路组 的所述输入开关和所述输出开关。
19. 根据权利要求17的半导体存储装置，其中响应于与进行写和读的时间相应的转换控制信号，转换所述XOR电路组 的所述输入开关和所述输出开关。
20. 根据权利要求16的半导体存储装置，其中所述XOR电路组包括1+1个XOR电路，其中每个XOR电路产生1+1位 奇偶校验位或缺陷状况位中的各自位；当进行了到所述第一 ECC的转换时，通过所述1+1个XOR电路输出1+1 位奇偶校验位或缺陷状况位；和当进行了到所述第二 ECC的转换时，通过I-J+l个XOR电路输出I-J+l位奇偶校验位或缺陷状况位。
21. 根据权利要求17的半导体存储装置，其中所述XOR电路组包括1+1个XOR电路，其中每个XOR电路产生1+1位 奇偶校验位或缺陷状况位中的各自位-,当进行了到所述第一 ECC的转换时，通过所述1+1个XOR电路输出I+l位奇偶校验位或缺陷状况位；和当进行了到所述第二 ECC转换的时，通过I-J+1个XOR电路输出I-J+1位 奇偶校验位或缺陷状况位。
全文摘要
在存储单元阵列中的数据存储单元阵列和奇偶校验存储单元阵列具有能与多种ECC码长对应的结构。根据该多种ECC码长，构造由写数据产生奇偶校验的输入侧奇偶校验产生电路、由读数据产生奇偶校验的输出侧奇偶校验产生电路和由读奇偶校验位和产生的奇偶校验位产生表示错误位的缺陷状况位的缺陷状况产生电路，以便能够转换。
文档编号G11C29/42GK101123123SQ200710152640
公开日2008年2月13日 申请日期2007年8月6日 优先权日2006年8月7日
发明者三代俊哉, 大西康弘 申请人:富士通株式会社