专利名称：在高速低耗能存储器中用以防止噪声干扰的方法及系统的利记博彩app
技术领域：
本发明涉及在高速低耗能存储元件与类似元件中感测数据，并尤其涉及防止在存储元件中因为噪声所导致的感测操作干扰。
背景技术：
在高速存储元件中，用以从存储器中读取数据的电路所使用的时钟信号(clock signal)，可具有长度接近或短于存储延迟的周期，此存储延迟介于用以允许存取至存储器中选定单元的信号，与指示在此所选定存储单元中所指定的数据已经可以被感测的时间的信号之间。同时，从存储器上的感测放大器处接收数据的输出线路，亦可回应此时钟信号。高速感测放大器的安排，使得来自所选定存储单元的信号，可以在与施加地址信号以选定单元之后的存储延迟相对应的时间内的感测区间被侦测。若此时钟信号在可能在感测放大器引起噪声的时候(在感测区间内)在输出电路进行转换时，则从此元件所读取的数据可能会有错误。产生噪声的时间点是与时钟信号、存储器延迟、以及时钟延迟相关的函数。因此，要设计一个在感测放大器处、涵盖特定操作频率范围而不受时钟信号噪声影响的存储元件，是非常困难的。同时，随着电源提供电压的下降，噪声的影响会更加严重。
图1、图2及图3说明根据现有技术的感测放大器以及相关输出电路的操作。如图1所示，第一类型感测放大器10经由数据线12而耦接至阵列11。此数据线12连接至反相器13的输入端、以及晶体管14的源极。反相器13的输出端连接至晶体管14的栅极。晶体管14的漏极经由负载晶体管M1而连接至电压源VCC。此负载晶体管M1的栅极耦接至起始感测信号Time1。在本实施例中，在介于晶体管14与负载晶体管M1之间的节点15处，当起始感测信号Time1为低时，该处为电压Va。闩锁电路16具有耦接至节点15的输入端，且响应停止感测信号Time2。在此实施例中，此闩锁电路会在停止感测信号Time2的上升沿，捕捉在节点15处的电压Va。在此实施例中，此闩锁电路16的输出耦接至输出电路，其包括输入/输出缓冲器17。此输入/输出缓冲器17响应时钟信号CLK以接受从闩锁电路提供的信号并将其提供给读取此存储器的数据的器件。
图2为时序图，其说明图1的感测放大器10的操作。时钟信号CLK利用轨迹20绘示说明。起始感测信号Time1利用轨迹21绘示说明。停止感测信号Time2利用轨迹22绘示说明。在节点15处所产生的电压Va利用轨迹23绘示说明。在此时序图中，时钟信号CLK的周期为宽度tWH(介于一个上升沿以及下一个下降沿之间)与宽度tWL(介于一个下降沿与下一个上升沿之间)的总和。此起始感测信号Time1在时间点25时下降，并在时间点26时爬升。停止感测信号Time2在时间点27时爬升。当起始感测信号Time1降低时，在节点15处的电压Va则预充电至一个高电平(level)28。在时间点26时，在节点15处的电压Va由位于数据线12上的、所选定的存储单元所发出的信号而决定。若从所选定的存储单元所发出的信号为无电流，则电压Va在感测区间之内仍维持高电平，且在此范例中数据被解读为逻辑“0”。若来自所选定存储单元的信号为有电流，则电压Va在感测区间内会被降低，且在此范例中此数据被解读为逻辑“1”。在时间点27时，停止感测信号Time2上升，闩锁电路16捕捉电压Va的值。在时间点26与时间点27之间的区间为感测区间。此感测放大器可感测在感测区间内发生的噪声，而此噪声可能影响闩锁电路的操作或者电压Va的电平。在此实施例中，时钟20在感测区间内的时间点29时会从高电平转换至低电平。此转换可能在节点15处产生噪声，并使得闩锁电路16捕捉到错误的电压，导致错误的数据输送到输入/输出缓冲区17。
图3说明另一种感测放大器的使用，其亦遭遇到相同的问题。在图3中，第二类型的感测放大器30经由数据线32而耦接至阵列31。参考存储单元33(或阵列)耦接至参考线34。列选择晶体管35与36分别用于将数据线32与参考线34连接至节点37与38。第一负载晶体管M1耦接于节点37与电压源VCC之间，而第二负载晶体管M2则耦接于节点38与电压源VCC之间。此起始感测信号Time1耦接至负载晶体管M1与M2的栅极。节点37、38做为输入端而连接至比较器39。此比较器的输出端会驱动位于节点40处的电压Va，此节点40连接至闩锁电路41的输入端。此闩锁电路41响应停止感测信号Time2。此闩锁电路41的输出端耦接至输出电路，在本实施例中例如为输入/输出缓冲器42。此输入/输出缓冲器42响应时钟信号CLK。此感测放大器30的时序如同图2所示。当起始感测信号Time1下降时，电压V1与电压V2预先充电，并且当起始感测信号Time1上升时，分别由从参考单元33处的信号以及从阵列31中的一个所选定存储单元的信号所决定。此比较器响应电压V1与V2之间的差异，而会在节点40处产生输出电压Va。当停止感测信号Time2上升时，闩锁电路41会捕捉电压Va。闩锁电路41的输出端响应时钟信号CLK而被输入/输出缓冲器42所捕捉。因此，若时钟信号在感测区间内具有转换时，则噪声可能影响节点40的电压Va、节点37、38处的电压V1与V2、或此电路的操作，并导致在读取操作中的错误。
因此，优选地可以提供一种技术，其适合用于集成电路存储元件中，其可避免由时钟噪声在感测区间内所引起的错误。
发明内容
本发明描述一种存储元件，其包括存储单元以及具有预先充电区间和由时序信号(timing signal)所定义的感测区间的感测放大器，并在感测区间内产生信号，所述信号在此存储单元中指定数据值。输出电路耦合至此感测放大器，且响应时钟信号，以接收从感测放大器而来的信号以将该信号提供给读取所述存储器的电路。时序信号的第一来源，其用以定义预先充电区间与感测区间，并响应使能信号而产生第一时序信号，所述第一时序信号在输出端相较于时钟信号转换具有不确定时序。时序信号的第二来源，其用以定义预先充电区间与感测区间，并根据此时钟信号而产生第二时序信号。诸如多路复用器之类的开关，响应于控制信号，以选择第一时序信号与第二时序信号之一，作为用以定义感测放大器中预先充电区间与感测区间的时序信号。此时序信号第一来源在与时钟延迟相对应的时间区间内进行选择。此时序信号第二来源在时间区间之后进行选择，使得此时序信号定义感测区间，而时钟信号的转换则在此感测区间之外。
在本发明所述的元件实施例中，包括感测脉冲发生器，其响应于此使能信号。此感测脉冲发生器产生感测脉冲或感测脉冲序列。在此实施例中，此时钟信号的第一来源包括延迟电路，其耦接至此感测脉冲发生器，并相对于此感测脉冲或感测脉冲序列、而以感测延迟产生此第一时序信号。举例而言，代表性的时序信号第一来源包括耦接至感测脉冲发生器的延迟电路，且以相对于感测脉冲或感测脉冲序列的感测延迟而产生此第一时序信号。代表性的时序信号第二来源描述为包括有同步电路，以从延迟电路接收第一时序信号与时钟信号。此同步电路产生此第二时序信号，而此第二时序信号与时钟信号同步。
本发明所描述的集成电路存储元件包括存储阵列以及一组感测放大器，并具有如上所述的时序电路。
本发明还描述一种用以读取存储元件的方法，包括产生第一时序信号以定义此预先充电区间与感测区间，其响应于使能信号，此使能信号具有相对于输出端的时钟信号的不确定时序；产生第二时序信号，以根据时钟信号定义此预先充电区间与感测区间，使得时钟信号的转换位于感测区间之外；以及选择第一时序信号与第二时序信号之一，以提供至此感测放大器。
以下详细说明本发明的结构与方法。本发明的内容说明的目的并非在于定义本发明。本发明是由权利要求所定义的。本发明的实施例、特征、目的及优点等将可通过下列说明书以及附图获得充分了解。
图1说明具有第一型感测放大器的已知技术存储元件；图2为时序图，用以说明图1的元件的操作方式；图3说明具有第二型感测放大器的已知技术存储元件；图4说明包括有电路系统以在感测放大器的感测区间内防止噪声的存储元件；图5为流程图，说明用以操作如图4所示的元件的感测脉冲发生器；图6说明如图4所示的元件的同步电路的实施例；图7说明用以产生控制信号至如图4所示的元件的开关的电路实施例；以及图8为时序图，用以说明如图4所示的存储元件的操作。
主要元件符号说明10，30感测放大器11，31阵列12，32数据线13反相器14晶体管15节点16闩锁电路17输入/输出缓冲区33参考存储单元34参考线35，36列选择晶体管37，38，40节点39比较器41闩锁电路42输入/输出缓冲区100 存储阵列101 列解码器102 行解码器103 线路104 感测放大器105 总线
106 输出线路107 地址计数器108 时钟发生器109，116，121，122 线115 多路复用器117，119延迟电路118 感测脉冲发生器120 同步电路200 启动信号201 芯片使能信号300 D型触发器310 侦测器具体实施方式
以下参照图4-8详细说明本发明的实施例。
图4显示集成电路存储元件，包括存储阵列100，其耦接至列解码器101与行解码器102。列解码器101与行解码器102解码从线103所得的地址，以分别控制位线与字线，从而在阵列中选择要存取的存储单元。从所选定的存储单元中得到的信号施加至感测放大器104，其接着经由总线105将输出数据提供至输出线路106。在本实施例中，这些地址由地址计数器所产生。在本实施例中，位于芯片上的时钟发生器108在线路109上产生时钟信号CLK，而此线109则分布于此集成电路上以控制各种元件。特别地，线109上的时钟信号CLK施加至输出电路106，以同步输出数据，此输出数据提供至用于从阵列中读取数据的电路。
感测放大器104包括一组感测放大器，其具有预先充电区间以及感测区间，并耦接至存储阵列100中的根据解码电路系统(列解码器101与行解码器102)而选定的存储单元。此预先充电区间以及感测区间由时序信号所定义。在本实施例中提供至感测放大器(可如图1与图3进行配置)的时序信号包括起始感测信号Time1以及停止感测信号Time2。在此实施例中，起始感测信号Time1在多路复用器115的输出端提供、且响应于线116上的切换信号。停止感测信号Time2则在延迟电路117的输出端处提供，此延迟电路接收该起始感测信号做为输入值。此延迟电路进行操作以产生输出值，此输出值具有下降沿，其靠近该输入信号的下降沿，且输出值的下一个上升沿相对于该输入信号的下一个上升沿则是延迟的。
输入至多路复用器115的输入值包括第一时序信号Time1L以及第二时序信号Time1R，这两个信号由其各自的时序信号来源所提供。第一时序信号Time1L的来源包括感测脉冲发生器118，其响应于线122上的使能信号，例如典型地施加至存储器集成电路的芯片使能信号。感测脉冲发生器118提供感测脉冲或感测脉冲序列于线121，而传送至延迟电路119。延迟电路119的操作方式相似于延迟电路117，使得第一时序信号Time1L具有与该感测脉冲的上升沿相对应的下降沿，以及与该感测脉冲的下降沿相对应的上升沿，且该上升沿是经过延迟的。相对于输出电路处的时钟信号，该感测脉冲的时序是不确定的。
第二时序信号Time1R的来源包括同步电路120。输入至同步电路的输入值包括该第一时序信号Time1L、以及从线109而来的时钟信号CLK。同步电路120的输出具有与该第一时序信号Time1L的下降沿相对应的下降沿，以及上升沿，其在该第一时序信号Time1L的上升沿之后并且同步至时钟信号CLK。因此，第二时序信号以时钟信号CLK为基础。
在操作时，对于存储阵列100的存取，可以由线122发出的使能信号开始。此将导致感测脉冲或感测脉冲序列的产生，并导致时钟发生器108的启动而提供时钟信号CLK。将一个地址提供至存储阵列100，同时从所选定存储单元所传来的信号在存储延迟之后，将会在感测放大器104中出现。同时，输出电路106会准备好响应时钟信号CLK中的切换，以接收从感测放大器104所输出的数据。延迟电路119配置为使得感测脉冲与第一时序信号Time1L的上升沿之间的延迟等于一个感测延迟，进而使得由第一时序信号Time1L的上升沿所定义的感测区间的起始点会与感测放大器的有效信号(valid signal)重迭。延迟电路117配置为使得在起始感测信号Time1的上升沿与停止感测信号Time2的上升沿之间的延迟定义感测放大器104的感测区间。
线116上的切换信号的操作方式使得第一时序信号Time1L在一第一时间区间内被选择为起始感测信号Time1，而第二时序信号Time1R在第一时间区间之后被选择为起始感测信号Time1。在线路116上的切换信号来源配置为使得第一时间区间相当于输出电路106的时钟信号延迟。因此，在操作时，感测放大器104可形成有效数据信号而提供至输出电路106，其重迭至该时钟信号延迟，并在线路122上发送使能信号之后，改善存储阵列100的存取速度。同时，在时钟信号延迟之后，感测放大器104的感测区间被调整，以使得位于输出电路106的线路109上的时钟信号的转换位于该感测区间之外，且并不产生会影响感测放大器104的操作的噪声。
图5为流程图，说明图4所示的感测脉冲发生器118的操作方式。此感测脉冲发生器受到启动信号200而开始动作。在发出芯片使能信号201之后，则产生感测脉冲，且计数CNT设定为1(方块202)。在感测延迟时间内，当切换信号位于低电平时(方块205)，在方块203处决定是否已产生2个感测脉冲，若否，则在方块204处产生第二感测脉冲，且增加计数CNT。此程序回到方块205，并持续等待直到切换信号到达高电平。当此切换信号为高电平时，则发生读取循环(方块206)，且最后会停止(方块207)。在方块208处可以发出芯片无效信号，且接着此感测电路在方块201处等待芯片使能信号的发出。在一个读取循环中，感测脉冲的产生与时钟信号CLK同步。
图6显示适合用做为图4的元件中的同步信号电路120的电路。在图6中的电路包括D型触发器300(flip-flop)，其包括重置输入端RST、数据输入端D、以及时钟输入端CP。此触发器300提供真实输出值Q以及互补输出值QB。重置输入端RST耦接至第一时序信号Time1L，此第一时序信号使得真实输出Q落到其下降沿。数据输入端D耦接至互补输出值QB，且时钟输入端CP耦接至该时钟信号CLK。因此，当该第一时序信号Time1L升至高电平之后，真实输出值Q会在该时钟信号CLK的第一上升沿时上升。因此，该第二时序信号Time1R会具有与该时钟信号CLK同步的下降沿，使得该起始感测脉冲Time1也会具有与该时钟信号CLK同步的下降沿。只要由延迟电路117所定义的感测区间短于在时钟信号CLK的上升沿与下降沿之间的宽度tWH，则时钟信号CLK就不会在该感测区间内发生转换。
图7为简化图，以说明在线路上的切换信号来源，其控制图4的电路中的多路复用器115。在此示例性实施例中，此切换信号来源包括侦测器310(其配置方式是本领域技术人员所熟知的)，其侦测与输出电路106的时钟信号延迟相对应的时间区间，并在该时间区间的末端在线116上致使该切换信号产生由低至高的转换。
图8为时序图，其在轨迹401～405分别显示时钟信号CLK、感测脉冲、第一时序信号Time1L、第二时序信号Time1R、以及该切换信号。芯片在时间点406使能之后，产生了感测脉冲407、408的序列。该第一时序信号time1L具有下降沿，其对应于该感测脉冲407的上升沿。在时间点409时，该第一时序信号Time1L具有上升沿，其落后于该感测脉冲407的下降沿，落后幅度等于感测延迟。相同的，该第一时序信号Time1L具有第二下降沿，其对应于同一序列中的下一个感测脉冲408的上升沿，该第一时序信号亦在时间点410时具有第二上升沿，其落后于该感测脉冲408的下降沿，落后幅度等于该感测延迟。轨迹401的时钟信号CLK在时间点411的时钟延迟后开始。在时间点412时、亦即时钟信号CLK的第一上升沿，该切换信号从低电平转换至高电平。在该切换信号从低电平转换至高电平之后，该第二时序信号Time1R被启动，且该感测脉冲同步至该时钟。因此，感测脉冲会使得第一时序信号Time1L在时间点412时具有下降沿，并使得第二时序信号Time1R在时间点412时具有下降沿。第一时序信号Time1L在时间点413时具有下一个上升沿，其在感测延迟之后发生。第二时序信号Time1R在时间点414时具有下一个上升沿，其同步至时钟信号CLK的下一个上升沿。只要时钟信号是启动的，此步骤将会一直重复，且该切换信号会维持在高电平。在由线段420所代表的区间内(对应于时钟延迟)，该第一时序信号Time1L被用作为起始感测信号Time1。在由线段421所代表的区间内(对应至读取循环)，第二时序信号Time1R用做为起始感测信号Time1。
在本发明所述的技术与电路，提供一种存储元件，其可在时钟频率范围与电源提供电压范围内，进行高速与低耗能的操作，同时避免噪声对于感测放大器的干扰，此噪声是在感测放大器的感测区间内由时钟信号的转换所引发的。
虽然已经参考优选实施例描述了本发明，但是应该理解的是，本发明并不局限于以上详细描述。以上描述中已经提出了替换方式和修改样式，并且其他替换方式及修改样式是本领域技术人员所熟知的，特别是，根据本发明的结构和方法，所有在实质上等同于本发明的构件结合而实现与本发明实质上相同结果者都不会脱离本发明的精神范畴。因此，所有这些替换方式及修改样式意欲落在本发明在权利要求以及等价物所界定的范围内。任何前文所提及的专利申请以及印刷文本都是本案的参考。
权利要求
1.一种存储元件，包括存储单元；感测放大器，其具有耦接至所述存储单元的感测区间，所述感测放大器在所述感测区间中产生信号，所述信号指定在所述存储单元中的一个数据数值，所述感测区间由时序信号所定义；耦接至所述感测放大器的输出电路，并且其响应于时钟信号，以接收由所述感测放大器而来的所述信号以将其提供至读取所述存储器的电路；所述时序信号的第一来源，其响应于使能信号而产生第一时序信号，所述使能信号与所述时钟信号为非同步；所述时序信号的第二来源，其根据所述时钟信号而产生第二时序信号，使得在所述时钟信号中的转换位于由所述第二时序信号所定义的所述感测区间之外；以及响应于控制信号的切换开关，其选择所述第一与第二时序信号之一，作为用以定义所述感测放大器的所述感测区间的所述时序信号。
2.如权利要求1所述的元件，还包括电路，用于提供所述控制信号，使得所述开关在所述使能信号之后的第一区间时间选择所述第一时序信号，以及在所述第一区间时间后提供所述第二时序信号。
3.如权利要求1所述的元件，还包括时钟发生器，用于提供具有时钟信号延迟的所述时钟信号给所述输出电路，以及电路，用于提供所述控制信号，使得所述开关在所述使能信号之后的第一区间时间选择所述第一时序信号，以及在所述第一区间时间之后提供所述第二时序信号。
4.如权利要求1所述的元件，还包括响应于所述使能信号的感测脉冲发生器，以产生感测脉冲或感测脉冲序列，且其中，所述时序信号的所述第一来源包括耦接至所述感测脉冲发生器的延迟电路，并产生所述第一时序信号。
5.如权利要求1所述的元件，还包括响应于所述使能信号的感测脉冲发生器，以产生感测脉冲或感测脉冲序列，且其中所述时序信号的第一来源包括耦接至所述感测脉冲发生器的延迟电路，并且所述延迟电路产生所述第一时序信号；以及所述时序信号的第二来源包括同步电路，以接收所述时钟信号与来自所述延迟电路的所述第一时序信号。
6.一种集成电路存储元件，包括存储阵列，其在存储延迟内响应于地址请求而从所选定的存储单元处提供信号；一组耦接至所述存储阵列的感测放大器，所述感测放大器具有预充电区间与感测区间，并在所述感测区间中根据来自所选定存储单元处的信号而产生感测信号，所述预充电区间与感测区间由时序信号所定义；耦接至所述感测放大器组的输出电路，其响应于时钟信号，以从所述感测放大器组接收所述感测信号并作为数据提供至用于读取所述存储器的电路；所述时序信号的第一来源，其响应于使能信号而产生第一时序信号，所述使能信号与所述时钟信号非同步，所述第一时序信号定义所述预先充电区间与感测区间；所述时序信号的第二来源，其根据所述时钟信号而产生第二时序信号，使得在所述时钟信号中的转换位于由所述第二时序信号所定义的所述感测区间之外；响应于控制信号的切换开关，以选择所述第一与第二时序信号之一，作为所述时序信号提供至所述感测放大器；以及电路，用于提供所述控制信号，从而使得所述开关在所述使能信号之后的第一区间时间选择所述第一时序信号，并在所述第一区间时间之后提供所述第二时序信号。
7.如权利要求6所述的元件，还包括时钟发生器，用于提供所述时钟信号至所述输出电路。
8.如权利要求6所述的元件，还包括感测脉冲发生器，其响应于所述使能信号而产生感测脉冲或感测脉冲序列，且其中所述时序信号的第一来源包括耦接至所述感测脉冲发生器的延迟电路并且所述延迟电路产生所述第一时序信号。
9.如权利要求6所述的元件，还包括感测脉冲发生器，其响应于所述使能信号而产生感测脉冲或感测脉冲序列，且其中所述时序信号的第一来源包括耦接至所述感测脉冲发生器的延迟电路，并且所述延迟电路产生所述第一时序信号；以及所述时序信号的第二来源包括同步电路，以接收所述时钟信号与来自所述延迟电路的所述第一时序信号，所述同步电路产生与所述时钟信号同步的所述第二时序信号。
10.一种用以读取存储元件的方法，所述存储元件包括存储单元、具有感测区间并耦接至在所述感测区间内产生信号的存储单元的感测放大器、以及耦接至所述感测放大器的输出电路，所述输出电路响应于时钟信号，以从所述感测大器接收所述信号以将其提供至用于读取所述存储元件的电路；响应于使能信号而产生第一时序信号，所述使能信号与所述时钟信号非同步；根据所述时钟信号而产生第二时序信号，使得所述时钟信号中的转换位于由所述第二时序信号所定义的感测区间之外；以及选择所述第一与第二时序信号之一，以将其提供至所述感测放大器。
11.如权利要求10所述的方法，其中，所述选择所述第一与第二时序信号之一的步骤包括，在所述使能信号之后的第一时间区间选择所述第一时序信号，并在所述第一时间区间之后选择所述第二时序信号。
12.如权利要求10所述的方法，还包括提供所述时钟信号至所述输出电路，并在所述使能信号之后的第一时间区间选择所述第一时序信号，以及在所述第一时间区间之后选择所述第二时序信号，其中所述第一时间区间足以令所述输出电路接收所述时钟信号。
13.如权利要求10所述的方法，还包括响应于所述使能信号而产生感测脉冲或感测脉冲序列，且其中所述第一时序信号的产生包括使用延迟电路以产生所述第一时序信号。
14.如权利要求10所述的方法，还包括响应于所述使能信号而产生感测脉冲或感测脉冲序列，且其中所述第一时序信号的产生包括使用延迟电路以产生所述第一时序信号；以及所述第二时序信号的产生包括使用同步电路以接收所述时钟信号与来自所述延迟电路的所述第一时序信号，所述同步电路产生的所述第二时序信号与所述时钟信号同步。
全文摘要
一种存储元件，其包括存储单元以及具有感测区间的感测放大器。输出电路耦接至此感测放大器，并且响应于时钟信号以从此感测放大器接受此信号。时序信号的第一来源，其响应于与此时钟信号不同步的使能信号，而产生第一时序信号。时序信号的第二来源，其根据此时钟信号而产生第二时序信号。开关选择第一与第二时序信号之一作为所使用的时序信号，以界定感测放大器的预充电区间与感测区间。此时序信号的第一来源在与时钟延迟相对应的区间中被选择，使得此时序信号定义感测区间，而时钟信号的转换在此感测区间之外。
文档编号G11C7/22GK101071625SQ20071010218
公开日2007年11月14日 申请日期2007年4月29日 优先权日2006年5月3日
发明者陈弟文, 施义德, 廖培勋, 刘鹤轩 申请人:旺宏电子股份有限公司