包括高电压产生电路的半导体器件及产生高电压的方法

专利名称：包括高电压产生电路的半导体器件及产生高电压的方法
技术领域：
本发明一般地涉及一种半导体器件，具体地，涉及一种包括高电压 产生电路的半导体器件及一种产生高电压的方法。
背景技术：
闪速存储器件被认为是非易失性存储器件，因为当将去往器件的电 源断开或另外地中断时保留所存储的数据。尽管许多类型的半导体存储 器件利用单独的电源单元，闪速存储器件典型地要求产生多个内部电压电平，以便驱动包括在器件内部的不同类型的电路。例如，用于对闪速存储单元中的数据编程的编程电压和用于从闪速 存储单元中擦除数据的擦除电压一般比电源电压高(例如，20V)。此外， 在读操作期间可能需要约5-8V的电压。为了获得这些电压，闪速存储器件一般包括高电压产生电路。具体 地，高电压产生电路产生恒定电压。高电压产生电路可以称作调节器电 路，并且通常使用电荷泵来实现。高电压产生电路也可以用于产生具有 不同电平的电压。例如，这可以通过以下步骤实现接收诸如第一电源 电压之类的单独电源，并且使用电压调节器电路产生具有不同电压电平 的不同电源电压。具体地，半导体器件接收诸如第一电源电压之类的单独的电源电 压，并且使用至少一个调节器电路产生具有不同电平的不同电源电压。 而且，调节器电路通常使用电阻分压器来控制输出电压的增加和减少。 此外，通过开关控制用于电阻分压器的电流通道。例如，开关与电阻分 压器并联连接，并且响应于由高电压产生器产生的开关电压和开关使能 信号来接通/断开开关。此外，也将开关电压用作用于驱动包括在半导体 器件中的至少一个电路的电源电压。然而，在一些情况下，开关电压可能不会达到目标电平。当此发生 时，开关电压可能不允许开关正常地接通/断开。开关的此不正常工作可 以引起调节器电路的输出电压变得不稳定。而且，调节器电路的输出电 压的此不稳定可以引起输出电压迅速地增加，导致电压过冲。具体地，在执行验证已经编程到单元中的数据的读操作期间，闪速 存储器件减少开关电压。可以执行开关电压中的此种减少，以便防止读 操作期间发生寄生效应。然而，当减少开关电压时，调节器电路可能由 于开关电压中的变化而错误地操作，并且如上所述，调节器电路的此种 不正确操作可以引起输出电压迅速地增加，导致电压过冲。发明内容本公开的一个方面包括半导体器件。所述器件包括第一泵时钟产生 器，配置用于基于第一电源电压产生第一泵时钟信号。所述器件还包括 第一电荷泵，配置用于响应于第一泵时钟信号产生第一泵输出电压。所 述器件还包括第二泵时钟产生器，配置用于基于第一泵输出电压产生第 二泵时钟信号。所述器件还包括第二电荷泵，配置用于响应于第二泵时 钟信号产生第二泵输出电压。所述器件还包括第三泵时钟产生器，配置 用于基于第一 电源电压产生第三泵时钟信号。所述器件还包括第三电荷 泵，配置用于响应于第三泵时钟信号产生第三泵输出电压。本公开的另一个方面包括在半导体器件中产生电压的方法。所述方 法包括基于第一电源电压产生第一泵时钟信号。所述方法还包括响 应于第一泵时钟信号产生第一泵输出电压。所述方法还包括基于第一 泵输出电压产生第二泵时钟信号。所述方法还包括响应于第二泵时钟 信号产生第二泵输出电压。所述方法还包括基于第一电源电压产生第 三泵时钟信号。所述方法还包括响应于第三泵时钟信号产生第三泵输 出电压。


根据参考附图的以下详细描述，本发明的以上和其他特征将变得容 易明白，其中图1A和图IB是根据典型公开实施例的半导体器件的方框图； 图2是如图1A和图1B所示的泵时钟产生器的电路图；图3示出了包括在根据典型公开实施例的半导体器件中的行解码器 和存储单元阵列；图4是示出了如图1A和图1B所示的半导体器件中的输出电压的电 平的曲线；图5是示出以与具有典型公开实施例的半导体器件比较的半导体器 件的方框图；图6是示出了如图5所示的半导体器件中的输出电压的电平的曲 线；以及图7是在根据典型公开实施例的半导体器件中产生电压的方法的流 程图。
具体实施方式
现在参考附图更加全面地描述本发明，附图中示出了本发明的典型 实施例。然而，本发明可以以许多不同的形式来具体实现，并且不应该 解释为局限于这里阐述的实施例。相反地，提出这些实施例使得该公开 全面且完整，并且将向本领域的普通技术人员全面地传达本发明的范围。 在图中为清楚起见，可以对层和区域的尺寸和相对尺寸进行放大。贯穿 全文相同的参考数字表示相同的元件应该理解的是，当将一个元件称作与另一个元件"连接"或"耦接" 时，可以将其与另一个元件直接连接或耦接，或者可以出现中间元件。 相反，当将一个元件称作与另一个元件"直接连接"或"直接耦接"时， 不存在中间元件。如这里所使用的，术语"和/或"包括一个或多个相关 联列出项的任意和所有组合，并且可以縮写为"/"。应该理解的是，尽管在这里可以使用术语第一、第二等来描述各种 元件，这些元件并不应该由这些术语所限定。这些术语仅用于将一个元
件与另一个元件相区分。例如，在不脱离所述公开的教义的情况下，可 以将第一信号称作第二信号，并且类似地，可以将第二信号称作第一信号。这里使用的术语仅用于描述特定实施例的目的，而不会限制本发 明。如这里所使用的，单数形式还包括复数形式，除非上下文清楚地指 出了其它情况。还应该理解的是，当在此说明书中使用术语"包括"时， 指定了存在所声明的特征、区域、整数、步骤、操作、元素、和/或组件， 但是不排除存在或另外还有一个或多个其他特征、区域、整数、步骤、 操作、元素、组件、和/或其组合。除非另外定义，这里使用的所有术语(包括技术和科学术语)具有 由本发明所属领域的普通技术人员通常所理解的相同意义。还应该理解 的是，例如那些在常用字典中定义的术语，应该被解释为具有与在相关 领域和/或本申请中的意义一致的含义，并且除非在此清楚地定义，否则 不会被解释为理想化或过于刻板的理解。图1A和图1B是根据典型公开实施例的半导体器件10的方框图。 参考图1A和图1B，半导体器件10包括第一电压产生单元20、第二电压 产生单元30、第三电压产生单元40、以及行解码器电路(g卩，X-解码器) 50。第一电压产生单元20基于第一电压产生使能信号Vswitch—En和第 一电源电压Vcc，产生第一泵输出电压Vswitch。为此，第一电压产生单 元可以包括许多部件。例如，这些部件可以包括第一泵时钟产生器22 和第一电荷泵24。第一泵时钟产生器22响应于第一电压产生使能信号Vswitch—En， 产生第一泵时钟信号PUMP^lockl，用于控制第一电荷泵24的操作。而 且，第一电荷泵24响应于第一泵时钟信号PUMP—clockl，执行泵浦操作， 并且产生第一泵输出电压Vswitch。第二电压产生单元30基于第二电压产生使能信号Vpgm—En和第一 泵输出电压Vswitch，产生第二泵输出电压Vpgm。与第一电压产生单元 20类似，第二电压产生单元30也包括第二泵时钟产生器32和第二电荷 泵34。
第二泵时钟产生器32基于第一泵输出电压Vswitch，产生第二泵时 钟信号PUMP—clock3，用于控制第二电荷泵34的操作。而且，第二电荷 泵34响应于第二浦时钟信号PUMP—clock3，执行泵浦操作，并且产生第 二泵输出电压Vgpm。当从第二电荷泵34输出的第二泵输出电压Vpgm达到预定目标电平 时，为了停止第二泵时钟产生器32的操作，将第二泵时钟产生器32与 第二电荷泵34的输出节点N05相连。当输出节点N05的电压或通过对输 出节点N05的电压分压而获得的电压比基准电压Vref高时，第二泵时钟 产生器32和第二电荷泵34之间的此反馈连接，允许第二泵时钟产生器 32停止产生第二泵时钟信号PUMP_clock3。输出节点N05的电压基于第二电荷泵34的操作而改变。具体地， 当使能第二电荷泵34时，输出节点N05的电压是第二泵输出电压Vpgm。 然而，当中断第二泵时钟信号PUMP—clock3时，禁用第二电荷泵34，并 且将输出节点N05的电压通过电源电压控制电路322偏置为第一电源电 压Vcc。第三电压产生单元40基于第三电压产生使能信号V卯一En和第一电 源电压Vcc，产生第三泵输出电压Vpp。与第一电压产生单元20和第二 电压产生单元30类似，第三电压产生单元40包括第三泵时钟产生器42 和第三电荷泵44。第三泵时钟产生器42基于第一电源电压Vcc，产生第三泵时钟信号 PUMP一clock5。此外，第三电荷泵44响应于第三泵时钟信号PUMP—clock5， 产生第三泵输出电压Vpp。行解码器电路50与存储单元阵列(图3中的60)相连。而且，行 解码器电路50基于一个或多个地址信号(例如，地址编码信号)、以及 第二泵输出电压Vpgm或第三泵输出电压Vpp，输出至少一个行线选择电 压Vsel。稍后将参考图3详细描述此操作。行线选择电压Vsel可以是 读电压Vread、通过电压Vpass、或擦除电压Vers。在典型实施例中， 可以通过具有与图1A和1B中所示的电压产生单元20、 30和40相同或 类似的结构的电路产生读电压Vread、通过电压Vpass、以及擦除电压
图2是如图1A和图IB所示的第二泵时钟产生器32的电路图。参 考图1A至图2，第二泵时钟产生器32包括分压输出块320、比较器330、 和逻辑块340。分压输出块320与第二电荷泵34相连，并且输出第一电 源电压Vcc和第二泵输出电压Vpgm，或者输出通过对第二泵输出电压 Vpgm分压获得的电压。在典型实施例中，分压输出块320包括电源电压 控制电路322、分压器324和开关N3。当将第二电压产生使能信号Vpgm—En去激活时，电源电压控制电路 322将输出节点N05的电压(即，从第二电荷泵34输出的第二泵输出电 压Vpgm)偏置到第一电源电压Vcc的电平。例如，当将第二电压产生使 能信号Vpgm—En去激活到低电平"0"时，电源电压控制电路322操作， 使得输出节点N05处于第一电源电压Vcc的电平。在典型实施例中，电 源电压控制电路322包括PMOS晶体管Pll和耗尽型晶体管Nll。响应于分别通过第二反相器13和第一反相器II输入的第二电压产 生使能信号Vpgm_En和反相第二电压产生使能信号/Vpgm—En，将PMOS 晶体管Pll和耗尽型晶体管Nil分别导通/截止。具体地，当将第二电压 产生使能信号Vpgm—En激活时，将PMOS晶体管Pll和耗尽型晶体管Nil 均截止，并且将输出节点N05与第一电源电压Vcc的节点相隔离。另一 方面，当使第二电压产生使能信号Vpgm—En去激活时，将PMOS晶体管 Pll和耗尽型晶体管Nll均导通，并且输出节点N05与第一电源电压Vcc 的节点电连接。结果，将输出节点N05偏置到第一电源电压Vcc的电平。分压器324分别基于第一泵输出电压Vswitch以及第一和第二分压 控制信号Vpgm—Enl和Vpgm—En2中至少之一，将第二泵输出电压Vpgm 分压，并且输出分压。具体地，第一分压控制信号Vpgm—Enl将分压器 324的第一开关Tl激活，并且第二分压控制信号Vpgm一En2将分压器324 的第二开关T3激活。可以通过包括在半导体器件10中的控制器(未示 出)来产生第一和第二分压控制信号Vpgm—Enl和Vpgm一En2。在典型实施例中，分压器324包括第一开关控制器324-1 (也称为 高电压开关)、第一开关T1、第二开关控制器324-3(也称为高电压开关)、 第二开关T3、以及串联连接的第一至第四电阻器R1至R4。而且，第一 和第二开关Tl和T3的每一个均与第一至第四电阻器Rl至R4的至少之 一并联连接。此外，在典型实施例中，开关T1和T3可以通过晶体管来具体实现。第一开关控制器324-1基于第一泵输出电压Vswitch和第一分压控 制信号VpgnuEnl，输出第一开关控制电压Vgl。例如，当将第一分压控 制信号Vpgm—Enl激活到高电平"1"时，第一开关控制电压Vgl具有第 一泵输出电压Vswitch的电平，并且从而接通第一开关T1。结果，电流 流向第一开关Tl而不是第二电阻器R2。因为将流向第二电阻器R2的电 流阻塞，禁用了第二电阻器R2。然而，当将第一分压控制信号Vpgm—Enl 去激活到低电平"0"时，第一开关控制电压Vgl具有第二电源电压Vss 的电平，并且从而断开第一开关T1。结果，电流流向第二电阻器R2，第 二电阻器R2被使能。第二开关控制器324-3基于第一泵输出电压Vswitch和第二分压控 制信号Vpgm—En2，输出第二开关控制电压Vg3。例如，当将第二分压控 制信号Vpgm—En2激活到高电平"1"时，第二开关控制电压Vg3具有第 一泵输出电压Vswitch的电平，并且从而接通第二开关T3。结果，流向 第三电阻器R3的电流被阻塞，并且第三电阻器R3被禁用。然而，当将 第二分压控制信号Vpgm—En2去激活到低电平"0"时，第二开关控制电 压Vg3具有第二电源电压Vss的电平，并且从而断开第二开关T3。结果， 电流流向第三电阻器R3，第三电阻器R3被使能。换句话说，在第一至第四电阻器Rl至R4串联连接在第二电荷泵34 的输出节点N05和第二电源电压Vss之间的情况下，通过第一和第二开 关Tl和T3的接通/断开操作来对第二泵输出电压Vpgm进行分压。而且，响应于第二电压产生使能信号Vpgm一En将开关N3接通或断 开，以便选择性地形成第二电荷泵34的输出节点N05和第二电源电压 Vss之间的电学通道。比较器330将输出电压(即，从分压输出块320输出的分压VD1) 与基准电压Vref相比较，并且产生比较信号Vcom。例如，当分压VD1 比基准电压Vref高时，将比较信号Vcom输出为处于低电平"0"。另一 方面，当分压VD1比基准电压Vref低时，将比较信号Vcom输出为处于 高电平To 逻辑块340响应于第二电压产生使能信号Vpgm—En、比较信号Vcom、 以及时钟信号"clock",产生具有预定周期的第二泵时钟信号 PUMP—clock3。在典型实施例中，逻辑块340执行关于第二电压产生使能 信号Vpgm—En和比较信号Vcom的"与"操作，然后执行关于"与"操作 的结果和时钟信号"clock"的另一个"与"操作，从而产生第二泵时钟 信号PUMP—clock3。例如，当将第二电压产生使能信号Vpgm—En激活到高电平"1"，并 且当将比较信号Vcom设置为处于高电平"1"时，即，分压VD1比基准 电压低，将时钟信号"clock"输出为第二泵时钟信号PUMP—clock3。然 后，第二电荷泵34响应于第二泵时钟信号PUMP—clock3，执行电荷泵浦， 并且将第二泵输出电压Vpgm升压至基准电压Vref的电平。然而，当将 第二电压产生使能信号Vpgm—En去激活，或者当将比较信号Vcom设置为 处于低电平"0"时，g卩，分压VD1比基准电压高，第二泵时钟信号 PUMP—clock3保持处于低电平"0"。然后，第二电荷泵34停止电荷泵浦， 使得将第二泵输出电压Vpgm维持在基准电压Vref的电平，或使其减少。图1A和图IB所示的第一泵时钟产生器22的结构和操作与第二泵 时钟产生器32相同或类似，不同之处在于第一泵时钟产生器22响应 于第一电压产生使能信号Vswitch—En、第一电源电压Vcc、第三分压控 制信号Vswi—Enl、以及第四分压控制信号Vswi—En2,而不是第二电压产 生使能信号Vpgm—En、第一泵输出电压Vswitch、第一分压控制信号 Vpgm—Enl、以及第二分压控制信号Vpgm一En2来操作。因此，将省略第一 泵时钟产生器22的详细描述。类似地，图1A和图1B所示的第三泵时钟产生器42的结构和操作 与第二泵时钟产生器32相同或类似，不同之处在于第三泵时钟产生器 42响应于第三电压产生使能信号Vpp—En、第一电源电压Vcc、第五分压 控制信号Vpp—Enl、以及第六分压控制信号Vpp一En2，而不是第二电压产 生使能信号Vpgm一En、第一泵输出电压Vswitch、第一分压控制信号 Vpgm—Enl、以及第二分压控制信号Vpgm—En2来操作。因此，将省略第三 泵时钟产生器42的详细描述。图3示出了包括在根据典型公开实施例的半导体器件中的行解码器 电路50和存储单元阵列60。具体地，图3中所示的半导体器件是闪速存储器件示例。参考图3，存储单元阵列60可以通过多个行线SSL、 WL32至WL1、 以及GSL与行解码器电路50相连。此外，存储单元阵列60也可以通过 多个位线BL1、 BL2、 ...、 BLi与页缓冲器70相连。行解码器电路50分别接收第二和第三泵输出电压Vpgm和Vpp，以 及读电压Vread、通过电压Vpass、擦除电压Vers、和地址编码信号。 而且，基于地址编码信号，行解码器电路50向行线SSL、 WL32至WL1、 以及GSL之一输出第二泵输出电压Vpgm(例如，编程电压)、读电压Vread、 通过电压Vpass、或擦除电压Vers。为此，行解码器电路50可以包括行 线电压选择器51和多个晶体管PGO至PG33。行线电压选择器51使用多个已产生的电压，选择并且输出将分别 向行线SSL、WL32至WL1、以及GSL施加的行线选择电压SS、S32、S31、...、 S1和GS。例如，这些已产生的电压可以包括第二泵输出电压Vpgm、读 电压Vread、通过电压Vpass、以及擦除电压Vers。此外，可以响应于 第三泵输出电压Vpp来导通/截止多个晶体管PGO至PG33，使得分别向 行线SSL、 WL32至WL1、以及GSL输出行线选择电压SS、 S32至Sl和GS。存储单元阵列60包括多个位线BL1至BLi，以及分别与位线BL1 至BLi相连的存储单元串MCS。而且，每一个存储单元串MCS均包括多 个(例如，32个)单元晶体管M1至M32，所述单元晶体管串联连接在串 选择晶体管SST的源极和接地选择晶体管GST的漏极之间。此外，每一 个串选择晶体管SST的漏极与对应的位线BLj (其中j=l至i)相连，并 且每一个接地选择晶体管GST的源极与公共源极线CSL相连。此外，串 选择晶体管SST的栅极共同地与串选择晶体管SST相连，并且接地选择 晶体管GST的栅极共同地与接地选择晶体管GST相连。此外，存储单元 串MCS中的单元晶体管Ml的控制栅极共同地与字线WLi相连。以相同的 方式，存储单元串MCS中的其他单元晶体管M2至M32的控制栅极分别共 同地与字线WL2至WL32相连。行线，即存储单元阵列60内部的串选择 线SSL、字线WL32至WL1、以及接地选择线GSL，分别通过响应于第三 泵输出电压Vpp而导通/截止的晶体管PG33至PG1，接收行线选择电压SS、 S32至S1、以及GS。图4是示出了如图1A和图1B所示的半导体器件中的输出电压的电 平的曲线。参考图1A、图1B和图4，在对存储单元阵列进行编程的同时， 即在编程时间段tl或1:5，第三泵输出电压Vpp的电平Ll比第二泵输出 电压Vpgm的电平L3高。相反，在对存储单元阵列的单元中已编程的数 据进行验证时的读时间段t3或t7，第三泵输出电压Vpp的电平Ll比第 二泵输出电压Vpgm的电平L3低。换句话说，在数据验证时间段t3和 t7，将施加到行解码器电路50的第三泵输出电压Vpp维持在低电平，因 此，防止了可能由于第三泵输出电压Vpp而发生的寄生效应。因为寄生 效应较低或不存在，可以稳定地执行数据验证。在典型实施例中，第二电压产生单元30使用第一电压产生单元20 产生的第一泵输出电压Vswitch作为开关控制器324-1和324-3的输入 电压。而且，在编程时间段tl和t5期间以及同样在用于数据验证的读 时间段t3和t7期间，第一泵输出电压Vswitch可以高于或等于第二泵 输出电压Vpgm。因此，在读时间段t3和t7期间，即使第三泵输出电压 Vpp比第二泵输出电压Vpgm低，也可以与第三泵输出电压V卯无关地稳 定产生第二泵输出电压Vpgm，而不会过冲。换句话说，第二电压产生单 元30产生的第二泵输出电压Vpgm的电平L3没有受到第三电压产生单元 40产生的第三泵输出电压Vpp的电平Ll的影响，并且可以防止第二泵 输出电压Vpgm的过冲。图5是半导体器件100的方框图，并且用于将器件100与典型公开 实施例相比较。此外，图6是示出了如图5所示的半导体器件100中的 输出电压的电平的曲线。参考图1A至图6，图5所示的半导体器件100 的结构和操作与图1A和图1B所示的半导体器件10相同或类似，不同之 处在于半导体器件]00不包括第一电压产生单元20。此外，第二电压 产生单元30'响应于第三电压产生单元40产生的第三泵输出电压Vpp， 而不是图1A的第一电压产生单元20产生的第一泵输出电压Vswitch来 操作。参考图6，在包括在半导体器件100中的存储单元阵列(未示出) 的编程时间段tl和t5期间，第三泵输出电压Vpp的电平L1比第二泵输
出电压Vpgm的电平L3高。另一方面，在对在存储单元阵列的单元中已 编程的数据进行验证的读操作时间段t3和t7期间，第三泵输出电压Vpp 的电平L1比第二泵输出电压Vpgm的电平L3低。换句话说，在数据验证 时间段t3和t7期间，将施加到行解码器电路50的第三泵输出电压Vpp 维持在低电平，以防止可能由于第三泵输出电压Vpp而发生的寄生效应。 然而，在数据验证时间段t3和t7期间，由于输入到开关控制器324-1 和324-3的第三泵输出电压Vpp的不稳定性而引起的第二电压产生单元 30，的异常操作，第二泵输出电压Vpgm可能突然地增加到比目标电压电 平(即，L3)高的电平L5，导致过冲。结果，数据验证可能是不可靠的。然而，在典型实施例中，包括在半导体器件10中的第二电压产生 单元30基于第一电压产生单元20产生的第一泵输出电压Vswitch，输 出第二泵输出电压Vpgm。因此，第二电压产生单元30使用第一泵输出 电压Vswitch作为开关控制器324-1和324-3的输入电压，使得即使当 第三泵输出电压Vpp变低或变得不稳定，第二电压产生单元30也不会受 到第三泵输出电压Vpp的影响。换句话说，将第二电压产生单元30产生 的第二泵输出电压Vpgm维持为处于电平L3，而与第三电压产生单元40 产生的第三泵输出电压Vpp的电平Ll无关。第二泵输出电压Vpgm的电 平L3与第三泵输出电压Vpp的电平L].的此种独立性可以防止第二泵输 出电压Vpgm的过冲。此外，可以将第一电压产生单元20产生的第一泵输出电压Vswitch 专门用作第二电压产生单元30的输入电压，并且也可以将所述第一泵输 出电压Vswitch用作用于其他电压产生单元(未示出)的开关电压。图7是在典型公开半导体器件中产生电压的方法的流程图。参考图 1A和图1B以及图7，在步骤SIO，第一泵时钟产生器22基于第一电源 电压Vcc，产生第一泵时钟信号PUMP—clockl。在步骤S20，第一电荷泵 24响应于第一泵时钟信号PUMP—clockl,产生第一泵输出电压Vswitch。 在步骤S30，第二泵时钟产生器32基于第一泵输出电压Vswitch，产生 第二泵时钟信号PUMP—一clock3。在步骤S40，第二电荷泵34响应于第二 泵时钟信号PUMP—clock3,产生第二泵输出电压Vpgm。在步骤S50，第 三泵时钟产生器42基于第一电源电压Vcc，产生第三泵时钟信号
PUMP—clock5。在步骤S60，第三电荷泵44响应于第三泵时钟信号 PUMP_clock5，产生第三泵输出电压Vpp。所公开的电压产生系统和用于产生电压的方法可以用于任意半导 体存储器件中。如上所述，因为第二泵时钟产生器32基于第一泵输出电 压Vswitch，产生第二泵时钟信号PUMP一clock3，可以稳定无过冲地产生 第二泵输出电压Vpgm，即使第三泵输出电压Vpp变低或变得不稳定。尽管已经参考本发明的典型实施例，示出和描述了所公开的系统，但本领域普通技术人员应当理解，在不脱离所附权利要求所限定的本发 明的精神和范围的情况下，可以对这些实施例进行形式和细节上的多种改变。
权利要求
1.一种半导体器件，包括第一泵时钟产生器，被配置成基于第一电源电压产生第一泵时钟信号；第一电荷泵，被配置成响应于第一泵时钟信号产生第一泵输出电压；第二泵时钟产生器，被配置成基于第一泵输出电压产生第二泵时钟信号；第二电荷泵，被配置成响应于第二泵时钟信号产生第二泵输出电压；第三泵时钟产生器，被配置成基于第一电源电压产生第三泵时钟信号；以及第三电荷泵，被配置成响应于第三泵时钟信号产生第三泵输出电压。
2. 如权利要求1所述的半导体器件，其中，所述第二泵时钟产生 器包括分压输出块，被配置成输出第一电源电压、第二泵输出电压、或通过对第二泵输出电压进行分压而获得的电压；比较器，被配置成将分压输出块的输出电压与基准电压相比较，并 且基于比较产生比较信号；以及逻辑块，被配置成基于使能信号和所述比较信号，产生具有预定周 期的第二泵时钟信号。
3. 如权利要求2所述的半导体器件，其中，所述分压输出块包括: 分压器，被配置成基于第一泵输出电压和分压控制信号，对第二泵输出电压进行分压，并且输出已分压的电压；以及开关，被配置成响应于所述使能信号，选择性地形成第二电荷泵的 输出节点和第二电源电压之间的电流通道。
4. 如权利要求3所述的半导体器件，其中，所述分压器包括- 高电压开关，被配置成接收第一泵输出电压，并且响应于分压控制 信号来输出输出电压；至少一个电阻器，串联连接在第二电荷泵的输出节点和开关的端子 之间；以及晶体管，与至少一个电阻器并联连接，所述晶体管配置用于响应于 高电压开关的输出电压而导通或截止。
5. 如权利要求3所述的半导体器件，其中，还包括电源电压控制 电路，被配置成当将所述使能信号去激活时，将第二电荷泵的输出节点 的电压偏置到第一电源电压的电平。
6. 如权利要求1所述的半导体器件，其中，还包括行解码器电路， 通过多条行线与半导体器件中的存储单元阵列相连；所述行解码器电路 被配置成接收第二泵输出电压、第三泵输出电压、以及地址信号，并且 基于地址信号，向至少一条行线输出第二泵输出电压。
7. 如权利要求6所述的半导体器件，其中，所述半导体器件是闪 速存储器件，以及所述第二泵输出电压是用于将数据写入存储单元阵列中的至少一 个存储单元中的编程电压，或是用于将数据从至少--个存储单元中擦除 的擦除电压。
8. 如权利要求7所述的半导体器件，其中，在闪速存储器件的编 程时间段期间，所述第三泵输出电压比第二泵输出电压高；并且在对闪 速存储器件中的已编程数据进行验证的读时间段期间，所述第三泵输出 电压比第二泵输出电压低；以及在闪速存储器件的编程时间段和读时间段期间，所述第一泵输出电 压比第二泵输出电压高或与第二泵输出电压相等。
9. 如权利要求6所述的半导体设备，其中，所述行解码器电路包括晶体管，基于第三泵输出电压将所述晶体管导通，以向至少一个行线 输出第二泵输出电压。
10. 如权利要求7所述的半导体设备，其中，所述第二泵时钟产生 器包括分压输出块，被配置成输出第一电源电压、第二泵输出电压、或通 过对第二泵输出电压进行分压而获得的电压；比较器，被配置成将分压输出块的输出电压与基准电压相比较，并且基于比较产生比较信号；以及逻辑块，被配置成响应于用以产生第二泵输出电压的使能信号以及 所述比较信号，产生具有预定周期的第二泵时钟信号。
11. 一种在半导体器件中产生电压的方法，所述方法包括如下步骤-基于第一电源电压，产生第一泵时钟信号； 响应于第一泵时钟信号，产生第一泵输出电压； 基于第一泵输出电压，产生第二泵时钟信号； 响应于第二泵时钟信号，产生第二泵输出电压； 基于第一电源电压，产生第三泵时钟信号；以及 响应于第三泵时钟信号，产生第三泵输出电压。
12. 如权利要求11所述的方法，其中，所述产生第二泵时钟信号 的步骤包括输出第一电源电压、第二泵输出电压、或通过对第二泵输出电压进行分压而获得的分压；将分压与基准电压相比较，并且产生比较信号；以及 响应于用于产生第二泵输出电压的使能信号以及所述比较信号，产生具有预定周期的第二泵时钟信号。
13. 如权利要求12所述的方法，其中，所述输出分压的步骤包括: 基于第一泵输出电压对第二泵输出电压进行分压，并且当将使能信号激活时输出分压；以及响应于使能信号，连接输出第二泵输出电压的输出节点与第二电源 电压。
全文摘要
公开了一种半导体存储器件，所述器件包括第一泵时钟产生器，配置用于基于第一电源电压产生第一泵时钟信号。所述器件还包括第一电荷泵，配置用于响应于第一泵时钟信号产生第一泵输出电压。所述器件还包括第二泵时钟产生器，配置用于基于第一泵输出电压产生第二泵时钟信号。所述器件还包括第二电荷泵，配置用于响应于第二泵时钟信号产生第二泵输出电压。所述器件还包括第三泵时钟产生器，配置用于基于第一电源电压产生第三泵时钟信号。所述器件还包括第三电荷泵，配置用于响应于第三泵时钟信号产生第三泵输出电压。
文档编号G11C16/30GK101154463SQ20071000405
公开日2008年4月2日 申请日期2007年1月23日 优先权日2006年9月25日
发明者林瀛湖, 边大锡 申请人:三星电子株式会社