专利名称：配置在存储库及扇区内且与解码器相关联的存储器阵列的利记博彩app
技术领域：
本发明大致上是关于存储器阵列，且详细来说，是关于此种阵列
中的扇区解码(sector decoding)。
背景技术：
图1显示现有技术的闪存阵列50。此存储器阵列50包括多个记忆 库(memory bank)(图示为大量的记忆库中的记忆库BA及BB)。各记忆 库包括多个以列(column)设置的扇区。例如，记忆库BA包括以列设置 的扇区SA1至SA8，记忆库BB包括以列设置的扇区SB1至SB8等。 这些扇区列如图1所示成平行(inpamlld)的关系。各扇区与所示的扇区 解码器操作地(operatively)相关联。例如，在记忆库BA中，扇区解码 器SAID操作地与扇区SA1等相关联，而在记忆库BB中，扇区解码 器SB1D操作地与扇区SB1等相关联。
在阵列50的底部有多条读取位址线R(包含线R1,R2,R3)及多条写 入位址线W(包含线W1,W2,W3)。该等读取位址线R1,R2,R3分别与线 R1A,R2A，R3A(其构成多条线RA)相连，而该等线R1A,R2A,R3A与该 等扇区解码器SAID至SA8D的各者依次相连。该等读取位址线 R1,R2,R3亦分别与线R1B,R2B，R3B(其构成多条线RB)相连，而该等线 R1A，R2A，R3A与该等扇区解码器SB1D至SB8D的各者依次相连。该 等写入位址线W1,W2,W3分别与线W1A,W2A,W3A(其构成多条线WA) 相连，而该等线W1A，W2A,W3A与该等扇区解码器SAID至SA8D的 各者依次相连。该等写入位址线W1,W2,W3亦分别与线 W1B，W2B,W3B (其构成多条线WB)相连，而该等线W1A,W2A,W3A 与该等扇区解码器SB1D至SB8D的各者依次相连。此外，可包含选 择解码器用于选择特定的记忆库。如图示，选择解码器BAD具有由其 本身延伸而出的线WSELA,RSELA，其与该等扇区解码器SAID至 SA8D的各者依次相连；选择解码器BBD具有由其本身延伸而出的线WSELB,RSELB，其与该等扇区解码器SB1D至SB8D的各者依次相连等。
将了解到虽然本实施例于各个库中显示八个扇区，以及三条读取 位址线R1，R2，R3(能够提供八个数位位址)与三条写入位址线 W1，W2,W3(能够提供八个数位位址)，选择这些数目仅作例示目的用， 例如，各个库可包括超过八个扇区，例如16个扇区会与四条读取位址 线(用于提供16个数位位址)及四条写入位址线(用于提供16个数位位 址)相关联。
该等选择解码器BAD,BBD的各者在配置上相同，且该选择解码 器BAD显示在图2中。在选择记忆库上，提供外部位址EA给欲选择 的该库(例如该库BA)的NAND栅100。来自该NAND栅100的信号通 过反相器102反相，该反相器102的输出则提供给N沟道晶体管104 的栅极并输入NAND栅106。该晶体管104与N沟道晶体管108及P 沟道晶体管109串联，其中晶体管109连接至Vcc且晶体管104接地。 该等晶体管108,109之间的节点A连接至锁存器(latch)112且并连接至 NAND栅106的输入。在传至晶体管108的栅极的信号为低(low)，且 传至晶体管109的栅极的信号RSTB为低时，传至NAND栅100的位 址信号提供低输出并经过反相(invert)为高输出而施加至晶体管104的 栅极并输入至NAND栅106。该节点A为高(high)，导致该锁存器112 的线WSELA上的输出为低。同时，该节点A提供高信号给该NAND 栅106，提供来自由反相器114反相的NAND栅106的低输出，以提 供在线RSELA上的高输出。为反转(reverse)这些输出，致使线WSELA 为高而线RSELA为低，当该输入信号RSTB为高时，晶体管108的栅 极输入为脉冲，致使节点A被驱动为低，导致线WSELA为高且线 RSELA为低。各个该等线WSELA,RSELA上的信号提供给各个该等选 择解码器SAID至SA8D，各个该等线WSELB,RSELB上的信号提供 给各个该等选择解码器SB1D至SB8D等。该等选择解码器SAID至 SA8D, SB1D至SB8D在配置上为相似的且将参考图4及5叙述。
图3显示具有线RSELA为高且线WSELA为低的图1的阵列50， 选择库BA并提供读取选择信号给各个该等选择解码器SAID至 SA8D(应了解到用语"写入"可包括写入及擦除)。同时，当该等线W1,W2,W3(写入位址)上的信号分别提供作为000时，该等线 R1,R2,R3(读取位址)上的信号则分别提供作为111。该选择解码器SA8D 包括平行的AND栅8120与AND栅8122。该等线RSELA、 R1A、 R2A 及R3A提供输入信号给AND栅8120，而该等线WSELA、 W1A、 W2A 及W3A提供输入信号给AND栅8122。该等AND栅8120,8122的输 出提供作为输入给NOR栅8124，而该NOR栅8124的输出则依次提 供反相器8126。该反相器8126的输出提供给扇区SA8。在本发明的范 例中，且如图4所示，该等线RSELA、 R]A、 R2A及R3A为高，从 AND栅8120提供高输出，而该等线WSELA、 W1A、 W2A及W3A 为低，从AND栅8122提供低输出。这从NOR栅8124提供了低输出 且从反相器8126提供了高输出，俾使能够提供高(读取位址)信号给扇 区SA8。同时，并参考图5，线RSELA上的高信号提供给扇区解码器 SA7B的AND栅7120，而线Rl A，R2A上的高信号提供给AND栅7120。 如图所示，线R3A上的信号由反相器7128反相，且反相器7128的输 出则输入至AND栅7120。 AND栅7120,7122两者的输出为低，故来 自NOR栅7124的输出为高且来自反相器7126的输出为低，致使读取 位址信号没有提供给扇区SA7。
图6再次显示具有线RSELA为高且线WSELA为低的图3的阵列， 选择库BA并提供读取选择信号给各个该等选择解码器SAID至 SA8D。同时，当该等线W1,W2，W3(写入位址)上的信号分别提供作为 000时，该等线R1,R2,R3(读取位址)上的信号则分别提供作为110。如 上所述，该等线RSELA、 R1A、 R2A及R3A提供输入信号给AND栅 8120，而该等线WSELA、 W1A、 W2A及W3A提供输入信号给AND 栅8122。在此范例中，且如图7所示，该等线RSELA、 R1A及R2A 为高，而R3A为低，从AND栅8120提供低输出，而该等线WSELA、 W1A、 W2A及W3A为低，从AND栅8122提供低输出。这从NOR 栅8124提供了高输出且从反相器8126提供了低输出，俾使读取位址 信号不会提供给扇区SA8。同时，并参考图8，线RSELA上的高信号 提供给扇区解码器SA7B的AND栅7120，而线R1A,R2A上的高信号 提供给AND栅7120。线R3A上的低信号由反相器7128反相，且反相 器7128的输出则输入至AND栅7120。 AND栅7120的输出为高，而AND栅7122的输出为低，故来自NOR栅7124的输出为低且来自反 相器7126的输出为高，致使读取位址信号提供给扇区SA7。
将了解到其他的扇区解码器包括适当放置的反相器(类似于反相器 7128)，致使一次仅有一个扇区提供读取或写入位址信号。
如参考图1、 3及6可看到，该等多条线RA及WA、 RB及WB 等延伸并安置于邻近扇区列间的记忆库区域内(例如，多条线RA与多 条线WA安置于扇区列SA1至SA8与扇区列SB1至SB8之间)。这些 线(包含于跨于该器件在每一对邻近扇区列之间)占去了最后生产的晶 粒的大量面积，导致该晶粒在面积上变大。众所皆知，用于特定器件 在晶粒尺寸上的缩小是高度期望的。当在列中的扇区数量增加时，便 会增加这个问题。例如，上述已提出，16个扇区的列需要四条读取位 址线及四条写入位址线，而非如本范例中所示的三条读取位址线及三 条写入位址线。
因此，所需要的是可对存储器阵列中的扇区进行适当的定址 (addressing up)的方法，同时使用与现有技术相比，能縮小晶粒尺寸的方法。
发明内容
广泛而言，本发明的存储器阵列包括多个记忆库，各记忆库包括 多个扇区及多个扇区解码器，各扇区解码器操作地与扇区相关联；用 于提供信号的多条线；及操作地与该多条线相关联的器件，用于接收 该信号且通过一些线提供位址信号给扇区解码器，该一些线少于该多 条线中线的数量。
在考虑下列详细说明并结合随附图式后，可较了解本发明。对熟 习该技术领域者而言，由下列叙述，本发明将变得明显，而仅藉由说 明实行本发明的最佳模式来显示及叙述本发明的实施例。如将实现者， 在不脱离本发明的范畴下，本发明能有其他实施例且其数个细节能作 修改及各种明显的态样。因此，附图及详述在本质上将作为例示的而 非限制的。
相信为本发明的特性的新颖特征提出在所附权利要求书中。然而， 当结合随附图式阅读时，藉由参考上列例示实施例的详述，将可最佳 了解本发明本身连同优选使用模式及进一步的目的与其优点，其中 图1为现有技术的存储器阵列的示意图； 图2为图1的存储器阵列的库选择电路的示意图； 图3为图1的存储器阵列的示意图，显示该阵列的操作； 图4为图1及3的存储器阵列的扇区解码器的示意图，显示其操
作；
图5为图1及3的存储器阵列的另一扇区解码器的示意图，显示 其操作；
图6为图1的存储器阵列的示意图，显示该阵列的进一步操作； 图7为图4的扇区解码器的示意图，显示其进一步操作； 图8为图5的扇区解码器的示意图，显示其进一歩操作； 图9为本发明的存储器阵列的示意图，显示其操作； 图10为图9的存储器阵列的操作解码器组的示意图，显示其操作； 图11为图9的存储器阵列的另一组操作解码器的示意图，显示其 操作；
图12为图9的存储器阵列的扇区解码器的示意图，显示其操作； 图13为图9的存储器阵列的另一扇区解码器的示意图，显示其操
作；
图14为本发明的存储器阵列的示意图，显示其进一步操作； 图15为图10的操作解码器组的示意图，显示其进一步操作； 图16为图11的操作解码器组的示意图，显示其操作； 图17为图12的扇区解码器的示意图，显示其进一步操作；以及 图18为图13的扇区解码器的示意图，显示其进一步操作。
具体实施例方式
现参考本发明的特定实施例的细节，其说明了由本发明人目前所 思及用于实行本发明的最佳模式。
图9显示本发明的闪存阵列150。与存储器阵列50相似，存储器 阵列150包括多个记忆库(图示为大量的记忆库中的记忆库BA及BB)。各记忆库包括多个以列设置的扇区。也就是说，记忆库BA包括以列
设置的扇区SA1至SA8，记忆库BB包括以列设置的扇区SB1至SB8 等。这些扇区列如图9所示成平行的关系。各扇区与所示的扇区解码 器操作地相关联。例如，在记忆库BA中，扇区解码器SA1D1操作地 与扇区SA1等相关联，而在记忆库BB中，扇区解码器SB1D1操作地 与扇区SB1等相关联。
在该阵列150的侧边及该等记忆库BA,BB的区域外有多条读取位 址线R(包括线R1,R2,R3)及多条写入位址线W(包括线W1,W2,W3)，该 等线R1,R2，R3，W1,W2,W3是平行的。该等读取位址线R1,R2，R3与操 作解码器(operational decoder)GDRl至GDR8相连，而该等写入位址线 与操作解码器GDW1至GDW8相连，该等操作解码器GDR1至GDR8 与GDW1至GDW8亦在该等记忆库BA，BB的区域外。线RX1至RX8 从该等各自的操作解码器GDR1至GDR8延伸进入且在该等记忆库 BA,BB的区域内，各条线RX1至RX8为单一线，延伸与各扇区列垂 直。线WX1至WX8从该等各自的操作解码器GDW1至GDW8延伸 进入且在该等记忆库BA,BB的区域内，各条线WX1至WX8为单一线， 延伸与各扇区列垂直。如图9所示，各条该等线RX1至RX8与扇区解 码器相连，亦即，例如，线RX8与扇区解码器SA8D1,SB8D1相连， 线RX7与扇区解码器SA7D1,SB7D1相连等。同样地，如图9所示， 各条该等线WX1至WX8与扇区解码器相连，亦即，例如，线WX8 与扇区解码器SA8D1,SB8D1相连，线WX7与扇区解码器 SA7D1,SB7D1相连等。
将再次了解到，虽然本发明的实施例于各个库中显示八个扇区， 以及三条读取位址线R1,R2,R3(能够提供八个数位位址)与三条写入位 址线W1,W2，W3(能够提供八个数位位址)，选择这些数目仅作例示目的 用，例如，各个库可包括超过八个扇区，例如16个扇区会与四条读取 位址线(用于提供16个数位位址)及四条写入位址线(用于提供16个数 位位址)相关联。
各个该等选择解码器BAD,BBD与图2所示者相同，并以相同方 式操作。
图9显示具有线RSELA为高及线WSELA为低的阵列150，选择库BA并提供读取选择信号给各个该等选择解码器SAID至SA8D(应 了解到用语"写入"可包括写入及擦除)。同时，当该等线W1,W2,W3(写 入位址)上的信号分别提供作为000时，该等线R1,R2,R3(读取位址)上 的信号则分别提供作为111。参考图10，该操作解码器GDR8包括串 联的NAND栅8220与反相器(inverter)8222。该等线R1、 R2及R3提 供输入信号给NAND栅8220，当该等线Wl、 W2及W3提供输入信 号给NAND栅8230时，该操作解码器GDW8包括串联的NAND栅 8230与反相器8232。该等反相器8222,8232的输出分别提供在该等线 RX8,WX8上。在本发明的范例中，且如图10所示，该等线Rl、 R2 及R3为高，从NAND栅8220提供低输出并提供高(读取位址)输出在 线RX8上，而该等线Wl 、 W2及W3为低时，从NAND栅8230提供 高输出并提供低(写入位址)输出在线WX8上。
参考图11，该操作解码器GDR7包括串联的NAND栅8240及反 相器8242。该等线R1,R2提供输入信号给NAND栅8240，而该线R3 提供输入信号给反相器8244，该反相器8244的输出则输入至NAND 栅8240。该操作解码器GDW7包括串联的NAND栅8250及反相器 8252。该等线W1,W2提供输入信号给NAND栅8250，而该线W3提 供输入信号给反相器8254，该反相器8254的输出则输入至NAND栅 8250。该等反相器8242,8252的输出分别提供在线RX7,WX7上。在本 发明的范例中，且如图ll所示，从NAND栅8240提供高输出并在线 RX7上提供低(读取位址)输出，而从NAND栅8250提供高输出并在线 WX7上提供低(写入位址)输出。
该阵列150的各个该等扇区解码器在配置上是相同的，且将参考 图12叙述。如图所示，扇区解码器SA8D1包括平行的AND栅 8600,8602，其输出提供作为输入至NOR栅8604，该NOR栅8604的 输出通过反相器8606反相并提供给扇区SA8。线RSEL上的信号与线 RX8上的信号提供作为输入至AND栅8600。线WSEL上的信号与线 WX8上的信号提供作为输入至AND栅8602。在本范例中，RSEL与 RX8为高，且WSEL与WX8为低，NOR栅8604的输出为低且反相 器8606的输出(提供给扇区SA8)为高，致使读取位址提供给扇区SA8。
同时，且参考图13， RSEL为高与RX7为低，且WSEL与WX7为低，NOR栅的输出为高且反相器7606的输出(提供给扇区SA7)为低， 致使读取位址不会提供给扇区SA7。
图14显示具有线RSELA为高及线WSELA为低的阵列150，选择 库BA并提供读取选择信号给各个该等选择解码器SA1D1至SA8D1 。 同时，当该等线W1,W2,W3(写入位址)上的信号分别提供作为000时， 该等线R1,R2，R3(读取位址)上的信号则分别提供作为110。参考图15， 该等线R1、 R2为高，而线R3为低时，从NAND栅8220提供高输出 并提供低(读取位址)输出在线RX8上，而该等线Wl、 W2及W3为低 时，从NAND栅8230提供高输出并提供低(写入位址)输出在线WX8 上。
参考图16，从NAND栅8240提供低输出并提供高(读取位址)输出 在线RX7上，且从NAND栅8250提供高输出并提供低(读取位址)输 出在线WX7上。
在本发明的范例中，且参考图17， RSEL为高且RX8为低，且 WSEL与WX8为低，NOR栅8604的输出为高且反相器8606的输出(提 供给扇区SA8)为低，致使读取位址不会提供给扇区SA8。再者，参考 图18， RSEL与RX7为高，且WSEL与WX7为低，NOR栅7604的 输出为低且反相器7606的输出(提供给扇区SA7)为高，致使读取位址 提供给扇区SA7。
将了解到其他的操作解码器包括适当放置的反相器(类似于反相器 8244,8254)，致使一次仅有一个扇区提供读取或写入位址信号。
如将看到的，在此方法中，在邻近扇区列之间的记忆库区域内延 伸并安置的该多条线(如同在现有技术中)并不存在。将这些线移除后， 该晶粒在面积上便能大量地縮小，其是高度期望的。
已提出本发明的实施例的前述是用于说明及叙述的目的。其非意 欲限制本发明至所揭示的特定形式。鉴于上述的教导，其他修改及改 变是可能的。
所选择及叙述的实施例提供本发明原理及其实际应用的最佳说 明，因而使在该技术领域具有通常知识者能在各种实施例中利用本发 明且可作适合所思及的特定使用的各种修改。当按照其幅度公正地、 合法地及公平地说明时，所有此等修改及改变皆落在所附权利要求书所决定的本发明的范畴内。
权利要求
1、一种存储器阵列(150)，包括多个记忆库(B)，各记忆库包括多个扇区(S)及多个扇区解码器，各扇区解码器操作地与扇区(S)相关联；用于提供信号的多条线；以及操作地与所述的多条线相关联的器件，用于接收所述的信号并通过一些线提供位址信号给扇区解码器，所述的一些线少于所述的多条线中线的数量。
2、 如权利要求1所述的存储器阵列(150)，其中，所述的位址信号通 过单一线提供给所述的扇区解码器(S)。
3、 如权利要求1所述的存储器阵列(150)，其中，所述的多条线位于 所述的多个记忆库(B)的区域外。
4、 如权利要求3所述的存储器阵列(150)，其中，所述的单一线在所 述的多个记忆库(B)的所述的区域内延伸。
5、 如权利要求4所述的存储器阵列(150)，其中，各记忆库(B)的所述 的扇区(S)以列设置，所述的列成平行关系，且其中，在所述的多个记 忆库(B)的区域内延伸的所述的单一线通常与各列垂直。
6、 一种存储器阵列(150)，包括多个记忆库(B)，各记忆库包括多个扇区(S)及多个扇区解码器，各 扇区解码器操作地与扇区(S)相关联； 用于提供第一信号的第一多条线； 用于提供第二信号的第二多条线；操作地与所述的第一多条线相关联的第一器件，用于接收所述的 第一信号并用于通过第一单一线提供第一位址信号给记忆库(B)的扇区 解码器；以及操作地与所述的第二多条线相关联的第二器件，用于接收所述的 第二信号并用于通过第二单一线提供第二位址信号给记忆库(B)的扇区 解码器。
7、 如权利要求6所述的存储器阵列，其中，所述的第一多条线及第 二多条线位于所述的多个记忆库(B)的区域外。
8、 如权利要求7所述的存储器阵列，其中，所述的第一多条线及第二多条线的所述的线是平行的。
9、 如权利要求7所述的存储器阵列，其中，所述的第一单一线及第 二单一线在所述的多个记忆库(B)的区域内延伸。
10、 如权利要求9所述的存储器阵列，其中，各记忆库的所述的扇区 (S)以列设置，所述的列成平行关系，且其中，在所述的多个记忆库(B)的区域内延伸的所述的第一单一线及第二单一线通常与各列垂直。
全文摘要
一种存储器阵列(150)，包括多个记忆库(memory bank)(B)，各记忆库具有多个扇区(sector)(S)及多个扇区解码器，各扇区解码器操作地与扇区(S)相关联。第一多条线提供第一信号，而第二多条线提供第二信号。第一解码器器件操作地与该第一多条线相关联，用于接收该第一信号及用于通过第一单一线提供第一位址信号给记忆库(B)的扇区解码器。第二解码器器件操作地与该第二多条线相关联，用于接收该第二信号及用于通过第二单一线提供第二位址信号给记忆库(B)的扇区解码器。
文档编号G11C8/00GK101300639SQ200680040776
公开日2008年11月5日 申请日期2006年10月6日 优先权日2005年10月31日
发明者赤荻隆男 申请人:斯班逊有限公司