专利名称：输出驱动装置的利记博彩app
技术领域：
本发明涉及一种用于半导体存储器装置中的输出驱动装置，且更明确地说，涉及一种用于通过提高转换率(slew rate)来确保有效数据周期的裕度(margin)的输出驱动装置。
背景技术：
通常，推挽型驱动器广泛用作输出驱动装置。关于推挽型输出驱动器的控制，转换率的控制已成为问题。
转换与输出信号的电压电平变化多快有关。将转换率定义为展示电压电平变化与单位时间之间的比例的斜率。
可将转换率分类为两种类型上升转换率及下降转换率。上升转换率指示自低电平至高电平变化的输出信号的电压电平的斜率。下降转换率指示自高电平至低电平变化的输出信号的电压电平的斜率。在任一情况下，转换率愈大，输出信号的斜率愈陡。换句话说，输出信号的电压电平在一短时间内变化。
图1是用于半导体存储器装置中的传统的输出驱动器的示意电路图。
传统的输出驱动器包括上拉驱动器PM1，其用于响应于上拉驱动信号PU_CTR而上拉驱动输出驱动器；以及下拉驱动器NM1，其用于响应于下拉驱动信号PD_CTR而下拉驱动该输出驱动器。
具体地讲，上拉驱动器PM1是连接于驱动电压VDDQ与输出节点之间的p型金属氧化物半导体(PMOS)晶体管。PMOS晶体管的栅极接收上拉驱动信号PU_CTR。下拉驱动器NM1是连接于输出节点与接地电压VSSQ之间的n型金属氧化物半导体(NMOS)晶体管。NMOS晶体管的栅极接收下拉驱动信号PD_CTR。
图2是描绘传统的输出驱动器的操作的波形图。
参看图2，用于上拉驱动操作的上拉驱动信号PU_CTR具有一比下拉驱动信号PD_CTR更长的启动周期。这由包括在传统的输出驱动器中的元件的特性而引起。换句话说，PMOS晶体管PM1的驱动强度及转换率小于NMOS晶体管NM1的驱动强度及转换率。
因此，为了确保对于输出数据的逻辑电平“H”及“L”相同的有效数据窗，PMOS晶体管PM1被设计得具有大尺寸。然而，如果增大PMOS晶体管PM1的尺寸，则输出信号更易受噪声的影响。另外，因为增大输出节点的电容，所以输入特性可在输入/输出双向数据期间降级。上述问题在高速操作期间更为严重。
发明内容
因此，本发明的目的是提供一种用于通过提高转换率来确保有效数据周期的裕度的输出驱动器。
根据本发明的一个方面，提供一种输出驱动装置，其包括上拉驱动器，其用于响应于上拉控制信号而上拉驱动输出节点；下拉驱动器，其用于响应于下拉控制信号而下拉驱动该输出节点；以及第一n型金属氧化物半导体(NMOS)晶体管，其用于响应于预上拉控制信号而上拉驱动该输出节点。
根据本发明的另一方面，提供一种输出驱动装置，其包括上拉驱动器，其用于响应于上拉控制信号而上拉驱动输出节点；下拉驱动器，其用于响应于下拉控制信号而下拉驱动该输出节点；第一NMOS晶体管，其用于响应于预上拉控制信号而上拉驱动该输出节点；以及第一PMOS晶体管，其用于响应于预下拉控制信号而下拉驱动该输出节点。
根据本发明的另一方面，提供一种半导体装置，其包括第一上拉驱动单元，其用于响应于第一上拉控制信号而将输出节点上拉至上拉电压；上拉电平移位电路，其用于响应于预上拉信号而产生第二上拉控制信号，其中该第二上拉控制信号的电平高于第一上拉控制信号的电平；以及第二上拉驱动单元，其用于响应于第二上拉控制信号而将输出节点上拉至上拉电压。
根据本发明的另一方面，提供一种半导体装置，其包括第一下拉驱动单元，其用于响应于第一下拉控制信号而将输出节点下拉至下拉电压；上拉电平移位电路，其用于响应于预下拉信号而产生第二下拉控制信号，其中该第二下拉控制信号的电平高于第一下拉控制信号的电平；以及第二下拉驱动单元，其用于响应于第二下拉控制信号而将输出节点下拉至下拉电压。
根据本发明的另一方面，提供一种半导体装置，其包括第一上拉驱动单元，其用于响应于第一上拉控制信号而将输出节点上拉至上拉电压；上拉电平移位电路，其用于响应于预上拉信号而产生第二上拉控制信号，其中该第二上拉控制信号的电平高于第一上拉控制信号的电平；第二上拉驱动单元，其用于响应于第二上拉控制信号而将输出节点上拉至上拉电压；第一下拉驱动单元，其用于响应于第一下拉控制信号而将输出节点下拉至下拉电压；上拉电平移位电路，其用于响应于预下拉信号而产生第二下拉控制信号，其中该第二下拉控制信号的电平高于第一下拉控制信号的电平；以及第二下拉驱动单元，其用于响应于第二下拉控制信号而将输出节点下拉至下拉电压。
根据下面的优选实施例的描述并结合附图，本发明的上述和其他的目的和优点将变得清楚，在附图中图1是用于半导体存储器装置中的传统的输出驱动器的示意电路图；图2是传统的输出驱动器的操作的波形图；图3是根据本发明的优选实施例的用于半导体存储器装置中的输出驱动装置的示意电路图；图4是图3中所示出的上拉电平转换单元的示意电路图；图5是图3中所示出的下拉电平转换单元的示意电路图；图6是图3中所示出的输出驱动装置的操作的波形图；以及图7是展示一般MOS晶体管的特性的图。
主要元件符号说明100上拉电平转换单元200下拉电平转换单元I1第一反相器 I2第二反相器NM1、NM2下拉驱动器/NMOS晶体管NM3第一n型金属氧化物半导体(NMOS)晶体管NM4第二NMOS晶体管NM5第三NMOS晶体管NM6第四NMOS晶体管NM7第五NMOS晶体管PM1、PM2上拉驱动器/PMOS晶体管
PM3第一p型金属氧化物半导体(PMOS)晶体管PM4第二PMOS晶体管PM5第三PMOS晶体管PM6第四PMOS晶体管PM7第五PMOS晶体管具体实施方式
在下文中，将参看附图详细描述根据本发明的输出驱动装置。
图3是根据本发明的优选实施例的用于半导体存储器装置中的输出驱动装置的示意电路图。
正如所示，输出驱动装置包括上拉驱动器PM2，其用于响应于上拉控制信号PU而上拉驱动输出节点；下拉驱动器NM2，其用于响应于下拉控制信号PD而下拉驱动该输出节点；上拉电平转换单元100，其用于通过增大预上拉增强信号PU_PRE_EMP的启动电压电平，产生预上拉控制信号PU_PP，使得启动电压电平大于驱动电压电平；以及第一n型金属氧化物半导体(NMOS)晶体管NM3，其用于响应于预上拉控制信号PU_PP而上拉驱动该输出节点。
输出驱动装置进一步包括下拉电平转换单元200及第一p型金属氧化物半导体(PMOS)晶体管PM3。
下拉电平转换单元200通过减小预下拉控制信号PD_BB的电压电平，产生预下拉控制信号PD_BB，使得当启动预下拉增强信号PD_PRE_EMP时，预下拉控制信号PD_BB的电压电平低于接地电压VSSQ。第一PMOS晶体管PM3接收预下拉控制信号PD_BB(其低于接地电压VSSQ)，以下拉驱动该输出节点。
具体地讲，第一NMOS晶体管NM3连接于驱动电压VDDQ与输出节点之间，且经由第一NMOS晶体管NM3的栅极接收预上拉控制信号PU_PP。第一PMOS晶体管PM3连接于输出节点与接地电压VSSQ之间，且经由第一PMOS晶体管PM3的栅极接收预下拉控制信号PD_BB。
上拉驱动器PM2是连接于驱动电压VDDQ与输出节点之间的PMOS晶体管，且其经由PMOS晶体管PM2的栅极接收上拉控制信号PU_CTR。下拉驱动器NM2是连接于输出节点与接地电压VSSQ之间的NMOS晶体管，且其经由NMOS晶体管NM2的栅极接收下拉控制信号PD。
图4是图3中所示出的上拉电平转换单元100的示意电路图。
正如所示，上拉电平转换单元100包括第二及第三PMOS晶体管PM4及PM5、第二及第三NOMS晶体管NM4及NM5、以及第一反相器I1。
第二NMOS晶体管NM4的漏极-源极路径连接于节点A与接地电压VSSQ之间，且第二NMOS晶体管NM4的栅极接收预上拉增强信号PU_PRE_EMP。第一反相器I1用来将预上拉增强信号PU_PRE_EMP反相。第三NMOS晶体管NM5的漏极-源极路径连接于节点B与接地电压VSSQ之间，且第三NMOS晶体管NM5的栅极接收第一反相器I1的输出。
第二PMOS晶体管PM4的漏极-源极路径连接于高电压VPP与节点A之间，且第二PMOS晶体管PM4的栅极耦合至节点B。类似地，第三PMOS晶体管PM5的漏极-源极路径连接于高电压VPP与节点B之间，且第三PMOS晶体管PM5的栅极耦合至节点A。高电压VPP的电压电平高于驱动电压VDDQ的电压电平。将节点B上所加载的电压输出为预上拉控制信号PU_PP。高电压VPP高于驱动电压VDDQ。
图5是图3中所示出的下拉电平转换单元200的示意电路图。
正如所示，下拉电平转换单元200包括第四及第五PMOS晶体管PM6及PM7、第四及第五NMOS晶体管NM6及NM7、以及第二反相器I2。
第四PMOS晶体管PM6的漏极-源极路径连接于驱动电压VDDQ与节点C之间，且第四PMOS晶体管PM6的栅极接收预下拉增强信号PD_PRE_EMP。第二反相器I2将预下拉增强信号PD_PRE_EMP反相。第五PMOS晶体管PM7的漏极-源极路径连接于驱动电压VDDQ与节点D之间，且第五PMOS晶体管PM7的栅极接收第二反相器I2的输出。
第五NMOS晶体管NM7的漏极-源极路径连接于节点D与体电压VBB之间，且第五NMOS晶体管NM7的栅极耦合至节点C。第四NMOS晶体管NM6的漏极-源极路径连接于节点C与体电压VBB之间，且第四NMOS晶体管NM6的栅极耦合至节点D。将节点D上所加载的电压输出为预下拉控制信号PD_BB。体电压VBB低于接地电压VSSQ。
图6是图3中所示出的输出驱动装置的操作的波形图。
参看图3至图6，下文描述输出驱动装置的操作。
当上拉控制信号PU启动为逻辑低电平时，启动上拉驱动器PM2并上拉驱动该输出节点。此时，因为预上拉增强信号PU_PRE_EMP也被启动为逻辑高电平，所以上拉电平转换单元100增大预上拉增强信号PU_PRE_EMP的电压电平，使得预上拉增强信号PU_PRE_EMP的电压电平大于驱动电压VDDQ，然后将已增大的信号作为预上拉控制信号PU_PP输出。因此，当启动上拉驱动器PM2时，第一NMOS晶体管NM3也启动，以用上拉驱动器PM2来上拉驱动该输出节点。
同时，当下拉控制信号PD启动为逻辑高电平时，启动下拉驱动器NM1并下拉驱动该输出节点。因为当启动下拉控制信号PD时也将预下拉增强信号PD_PRE_EMP启动为逻辑低电平，所以下拉电平转换单元200减小预下拉增强信号PD_PRE_EMP的电压电平，使得预下拉增强信号PD_PRE_EMP的电压低于接地电压VSSQ，然后将已减小的信号作为预下拉控制信号PD_BB输出。因此，当启动下拉驱动器NM2时，第一PMOS晶体管PM3也启动，以用下拉驱动器NM2来下拉驱动该输出节点。
尽管图6中示出了预上拉增强信号PU_PRE_EMP及上拉控制信号PU同时启动，且预下拉增强信号PD_PRE_EMP及下拉控制信号PD同时启动，但预上拉增强信号PU_PRE_EMP及预下拉增强信号PD_PRE_EMP可分别早于或迟于上拉控制信号PU及下拉控制信号PD而启动。
图7是示出一般MOS晶体管的特性的图。
正如所示，NMOS晶体管的转换率在初始操作时比PMOS晶体管的转换率更好。另外，还显示出PMOS晶体管可比NMOS晶体管输送更高电压电平。
根据本发明的优选实施例，因为附加地包括了NMOS晶体管以便上拉驱动输出节点，所以可补充上拉驱动器(即PMOS晶体管)的转换率特性。
因此，根据本发明的优选实施例的驱动输出装置，可通过提高转换率而确保有效数据周期的足够裕度。
本申请含有与分别于2005年9月29日及2005年12月29日在韩国专利局提交的韩国专利申请第2005-91669号及第2005-133958号有关的主题，这些专利申请的全部内容以引用的方式并入本文中。
虽然已关于特定实施例描述了本发明，但本领域技术人员将明白，在不脱离权利要求所定义的本发明的精神及范围的情况下，可做出各种变化及修改。
权利要求
1.一种输出驱动装置，其包含上拉驱动器，其用于响应于上拉控制信号而上拉驱动输出节点；下拉驱动器，其用于响应于下拉控制信号而下拉驱动该输出节点；以及第一n型金属氧化物半导体NMOS晶体管，其用于响应于预上拉控制信号而上拉驱动该输出节点。
2.如权利要求1所述的输出驱动装置，其还包含上拉电平转换单元，该上拉电平转换单元用于通过增大预上拉增强信号的启动电压电平，产生该预上拉控制信号，使得该预上拉增强信号的启动电压电平高于驱动电压。
3.如权利要求2所述的输出驱动装置，其中在该上拉控制信号的启动之前、之后或期间的一段预定时间启动该预上拉控制信号。
4.如权利要求3所述的输出驱动装置，其中该第一NMOS晶体管的漏极-源极路径连接于该驱动电压与该输出节点之间，且该第一NMOS晶体管的栅极接收该预上拉控制信号。
5.如权利要求4所述的输出驱动装置，其中该上拉驱动器包括第一p型金属氧化物半导体PMOS晶体管，其中该第一PMOS晶体管的漏极-源极路径连接于该驱动电压与该输出节点之间，且该第一PMOS晶体管的栅极接收该上拉控制信号。
6.如权利要求5所述的输出驱动装置，其中该下拉驱动器包括第二NMOS晶体管，其中该第二NMOS晶体管的漏极-源极路径连接于接地电压与该输出节点之间，且该第二NMOS晶体管的栅极接收该下拉控制信号。
7.如权利要求6所述的输出驱动装置，其中该上拉电平转换单元包括第三NMOS晶体管，其漏极-源极路径连接于第一节点与该接地电压之间，且其栅极接收该预上拉增强信号；反相器，其用于将该预上拉增强信号反相；第四NMOS晶体管，其漏极-源极路径连接于第二节点与该接地电压之间，且其栅极接收该反相器的输出；第二PMOS晶体管，其漏极-源极路径连接于该第一节点与高电压之间，且其栅极耦合至该第二节点，其中该高电压高于该驱动电压；以及第三PMOS晶体管，其漏极-源极路径连接于该第二节点与该高电压之间，且其栅极耦合至该第一节点。
8.一种输出驱动装置，其包含上拉驱动器，其用于响应于上拉控制信号而上拉驱动输出节点；下拉驱动器，其用于响应于下拉控制信号而下拉驱动该输出节点；第一NMOS晶体管，其用于响应于预上拉控制信号而上拉驱动该输出节点；以及第一PMOS晶体管，其用于响应于预下拉控制信号而下拉驱动该输出节点。
9.如权利要求8所述的输出驱动装置，其还包含上拉电平转换单元，其用于通过增大预上拉增强信号的启动电压电平，产生该预上拉控制信号，使得该预上拉增强信号的该启动电压电平高于驱动电压；以及下拉电平转换单元，其用于通过减小预下拉增强信号的启动电压电平而产生该预下拉控制信号，使得该预下拉增强信号的该启动电压电平低于接地电压。
10.如权利要求9所述的输出驱动装置，其中在该上拉控制信号的启动之前、之后或期间的一段预定时间启动该预上拉控制信号，且在该下拉控制信号的启动之前、之后或期间的一段预定时间启动该预下拉控制信号。
11.如权利要求10所述的输出驱动装置，其中该第一NMOS晶体管的漏极-源极路径连接于该驱动电压与该输出节点之间，且该第一NMOS晶体管的栅极接收该预上拉控制信号。
12.如权利要求11所述的输出驱动装置，其中该第一PMOS晶体管的漏极-源极路径连接于该接地电压与该输出节点之间，且该第一PMOS晶体管的栅极接收该预下拉控制信号。
13.如权利要求12所述的输出驱动装置，其中该上拉驱动器包括第二PMOS晶体管，其中该第二PMOS晶体管的漏极-源极路径连接于该驱动电压与该输出节点之间，且该第二PMOS晶体管的栅极接收该上拉控制信号；且该下拉驱动器包括第二NMOS晶体管，其中该第二NMOS晶体管的漏极-源极路径连接于该接地电压与该输出节点之间，且该第二NMOS晶体管的栅极接收该下拉控制信号。
14.如权利要求13所述的输出驱动装置，其中该上拉电平转换单元包括第三NMOS晶体管，其漏极-源极路径连接于第一节点与该接地电压之间，且其栅极接收该预上拉增强信号；第一反相器，其用于将该预上拉增强信号反相；第四NMOS晶体管，其漏极-源极路径连接于第二节点与该接地电压之间，且其栅极接收该反相器的输出；第三PMOS晶体管，其漏极-源极路径连接于该第一节点与高电压之间，且其栅极耦合至该第二节点，其中该高电压高于该驱动电压；以及第四PMOS晶体管，其漏极-源极路径连接于该第二节点与该高电压之间，且其栅极耦合至该第一节点。
15.如权利要求14所述的输出驱动装置，其中该下拉电平转换单元包括第五PMOS晶体管，其漏极-源极路径连接于第三节点与该驱动电压之间，且其栅极接收该预下拉增强信号；第二反相器，其用于将该预下拉增强信号反相；第六PMOS晶体管，其漏极-源极路径连接于第四节点与该驱动电压之间，且其栅极接收该第二反相器的输出；第五NMOS晶体管，其漏极-源极路径连接于该第四节点与该接地电压之间，且其栅极耦合至该第三节点；以及第六NMOS晶体管，其漏极-源极路径连接于该第四节点与该接地电压之间，且其栅极耦合至该第四节点。
16.一种半导体装置，其包含第一上拉驱动单元，其用于响应于第一上拉控制信号而将输出节点上拉至上拉电压；上拉电平移位电路，其用于响应于预上拉信号而产生第二上拉控制信号，其中该第二上拉控制信号的电平高于该第一上拉控制信号的电平；以及第二上拉驱动单元，其用于响应于该第二上拉控制信号而将该输出节点上拉至该上拉电压。
17.如权利要求16所述的半导体装置，其中该预上拉信号在对应于该第一上拉控制信号的启动定时的预定定时被启动。
18.一种半导体装置，其包含第一下拉驱动单元，其用于响应于第一下拉控制信号而将输出节点下拉至下拉电压；上拉电平移位电路，其用于响应于预下拉信号而产生第二下拉控制信号，其中该第二下拉控制信号的电平高于该第一下拉控制信号的电平；以及第二下拉驱动单元，其用于响应于该第二下拉控制信号而将该输出节点下拉至该下拉电压。
19.如权利要求16所述的半导体装置，其中该预下拉信号在对应于该第一下拉控制信号的启动定时的预定定时被启动。
20.一种半导体装置，其包含第一上拉驱动单元，其用于响应于第一上拉控制信号而将输出节点上拉至上拉电压；上拉电平移位电路，其用于响应于预上拉信号而产生第二上拉控制信号，其中该第二上拉控制信号的电平高于该第一上拉控制信号的电平；第二上拉驱动单元，其用于响应于该第二上拉控制信号而将该输出节点上拉至该上拉电压；第一下拉驱动单元，其用于响应于第一下拉控制信号而将输出节点下拉至下拉电压；上拉电平移位电路，其用于响应于预下拉信号而产生第二下拉控制信号，其中该第二下拉控制信号的电平高于该第一下拉控制信号的电平；以及第二下拉驱动单元，其用于响应于该第二下拉控制信号而将该输出节点下拉至该下拉电压。
21.如权利要求20所述的半导体装置，其中该预上拉信号在对应于该第一上拉控制信号的启动定时的预定定时被启动。
22.如权利要求21所述的半导体装置，其中该预下拉信号在对应于该第一下拉控制信号的启动定时的预定定时被启动。
23.一种半导体装置，其包含上拉驱动器，其用于响应于上拉控制信号而上拉驱动输出节点；下拉驱动器，其用于响应于下拉控制信号而下拉驱动该输出节点；以及驱动单元，其用于响应于控制信号而用确定的电平来驱动该输出节点，其中不管该上拉控制信号及该下拉控制信号的启动，都启动该控制信号。
24.如权利要求23所述的半导体装置，其还包含电平转换单元，其用于将预上拉控制信号及预下拉控制信号分别转换为该上拉控制信号及该下拉控制信号，其中该预上拉控制信号及该预下拉控制信号的电平分别低于该上拉控制信号及该下拉控制信号的电平。
全文摘要
本发明提供了一种输出驱动装置，其包括上拉驱动器，其用于响应于上拉控制信号而上拉驱动输出节点；下拉驱动器，其用于响应于下拉控制信号而下拉驱动该输出节点；以及第一n型金属氧化物半导体(NMOS)晶体管，其用于响应于预上拉控制信号而上拉驱动该输出节点。
文档编号G11C11/4193GK1941195SQ20061012635
公开日2007年4月4日 申请日期2006年8月30日 优先权日2005年9月29日
发明者朴起德 申请人:海力士半导体有限公司