专利名称：使用于半导体存储装置中的数据输入装置的利记博彩app
技术领域：
本发明涉及半导体装置设计技术，且特别涉及一种使用于执行一预取操作以输入数据的半导体存储装置中的数据输入装置。
背景技术：
为改良数据处理效能，已发展一种可执行预取操作的半导体存储装置。大体而言，该预取操作为一种用于动态随机存取内存(DRAM)的数据转移方法，其中，数据位以一时钟的一上升缘及一下降缘进行同步化。
预取操作技术已得到改良以用于预取更多数据位。即，在双倍数据速率(DDR)SDRAM中，基于2位预取执行预取操作。在DDR2 SDRAM及DDR3 SDRAM中，分别基于4位预取及8位预取执行预取操作。
图1为展示现有DDR2 SDRAM的方块图。
如图1所示，揭露一用于接收按逐个位循序输入的数据的数据输入装置。该数据输入装置将循序输入的数据对准为4位并列数据，且随后输出该经对准的4位数据(ALGN0、ALGN1、ALGN2、ALGN3)。如以上所述，将对准过程(即，将按逐个位循序输入的数据对准为并列形式)称为预取操作。
举例而言，在脉冲串长度为4的情况下，在最末的第四数据位输入之后，循序输入的4个数据位同时存储至内存单元中。因此，在最末的第四数据位输入之前，先前输入的三个数据位存储在该数据输入装置中的一移位缓存器中。由于数据位与数据选通信号DQS同步输入，因此该移位缓存器与数据选通信号DQS同步操作，使得新输入的数据位不会覆写先前输入的数据位。
图2为描述现有数据输入装置的方块图。
如图所示，现有的数据输入装置包括第一缓冲器10、同步控制单元40及一同步单元。
第一缓冲器10响应于驱动信号EN接收数据DIN。同步控制单元40响应于驱动信号EN，产生在数据选通信号DQS的一边缘处启动的第一同步信号DQSRP4D及第二同步信号DQSFP4D。该同步单元与第一同步信号DQSRP4D及第二同步信号DQSFP4D同步，存储输出自第一缓冲器10的内部数据IN，并输出所存储数据为经对准的并列数据ALGN0、ALGN1、ALGN2及ALGN3。
同步控制单元40包括第二缓冲器42，用于响应于驱动信号EN，接收数据选通信号DQS及反相数据选通信号DQSB；信号产生单元44，用于产生在第二缓冲器42的输出信号的一上升缘及一下降缘处分别启动的第一预同步信号DQSRP4及第二预同步信号DQSFP4；第一延迟元件46，用于藉由使第一预同步信号DQSRP4延迟一预定延迟时间，来产生第一同步信号DQSRP4D；及第二延迟元件48，用于藉由使第二预同步信号DQSFP4延迟一预定延迟时间，来产生第二同步信号DQSFP4D。
该同步单元包括锁存器单元20及延迟单元30。
锁存器单元20响应于第一同步信号DQSRP4D及第二同步信号DQSFP4D，以两列并列形式存储内部数据IN。延迟单元30使锁存器单元20的输出数据延迟一预定延迟时间，从而产生4位经对准的数据ALGN0、ALGN1、ALGN2及ALGN3。
锁存器单元20包括第一锁存器21，用于与第一同步信号DQSRP4D的一边缘同步，来存储内部数据IN；第二锁存器22，用于与第二同步信号DQSFP4D的一边缘同步，存储第一锁存器21的数据，及输出所存储数据作为第一输出数据D2；第三锁存器23，用于与第二同步信号DQSFP4D同步，存储内部数据IN，及输出所存储数据作为第二输出数据D3；第四锁存器24，用于与第一同步信号DQSRP4D的一边缘同步，来存储第二锁存器22的数据；第五锁存器25，用于与第一同步信号DQSRP4D的一边缘同步，来存储第三锁存器23的数据；第六锁存器26，用于与第二同步信号DQSFP4D的一边缘同步，存储第四锁存器24的数据(D05)，及输出所存储数据作为第三输出数据D0；及第七锁存器27，用于与第二同步信号DQSFP4D的一边缘同步，来存储第五锁存器25的数据(D15)，及输出所存储数据作为第四输出数据D1。
延迟单元30包括第三至第六延迟元件32至38，所述延迟元件分别用于使第一、第三、第四及第二输出数据D2、D0、D1及D3延迟一预定延迟时间。
图3为描述图2中所示的现有数据输入装置的操作的波形图。
参看图2及图3，以下描述现有数据输入装置的操作。
数据DIN与数据选通信号DQS的一上升缘及一下降缘同步输入。此处，以输入时序的次序对数据DIN编号。
第一缓冲器10在驱动信号EN启动时接收数据DIN并输出所接收的数据，作为内部数据IN，其中内部数据IN具有一内部电压电平。同步控制单元40分别经由接收数据选通信号DQS及反相数据选通信号DQSB的第二缓冲器42及信号产生单元44，依次与数据选通信号DQS的一上升缘及一下降缘同步而使第一预同步信号DQSRP4及第二预同步信号DQSFP4启动两次。
其后，第一预同步信号DQSRP4及第二预同步信号DQSFP4分别由第一及第二延迟元件46及48延迟，以满足一内部数据的设定时间及保持时间。
其后，包括在锁存器单元20中的第一至第七锁存器21至27响应于循序启动的第一同步信号DQSRP4D及第二同步信号DQSFP4D，锁存4位内部数据A0、A1、A2及A3。即，锁存器单元20藉由使用由第一同步信号DQSRP4D及第二同步信号DQSFP4D操作的第一至第七锁存器21至27，将经由第一缓冲器10循序输入的内部数据A0、A1、A2及A3对准为并列形式。
其后，延迟单元30另外延迟输出自第二、第三、第六及第七锁存器22、23、26及27的第一至第四输出数据D2、D3、D0及D1。
同时，根据现有数据输入装置，为在无损失情况下将输入数据对准为并列形式，在新输入一数据位时，数据应经移位而加以存储。此时，由于数据移位与一数据选通信号的一上升缘及一下降缘同步执行，因此功率则归因于连续的数据移位而被耗费。此外，需要大尺寸驱动器以便驱动一同步信号以用于数据移位。因此，功率消耗增加。
由于上述功率消耗发生于用以对准经由数据垫而输入的数据的每一数据输入装置处，因此上述功率消耗成为严重问题。
发明内容
因此，本发明的一目标为提供一种用于减少功率消耗的数据输入装置。
根据本发明的一方面，提供一种使用于半导体存储装置中的数据输入装置，其包括一同步控制单元，用于响应于一驱动信号而接收一同步于一数据位的数据选通信号，以便产生一同步信号；及一同步单元，用于将按逐个位循序输入的内部数据存储至多个同步存储元件及异步存储元件中，且用于以同步于该同步信号方式，同时输出该经存储的数据作为并列对准的数据。
根据本发明的一方面，提供一种半导体存储装置，其包括一内部数据选通信号产生器，用于响应于一数据选通信号而产生一内部数据选通信号；一第一数据对准单元，用于响应于该内部数据选通信号而将循序输入的数据的一部分对准为第一并列数据；一延迟单元，用于使该第一并列数据延迟一预定时间以输出经延迟的数据；一第二数据对准单元，用于响应于该内部数据选通信号而将该经延迟的数据对准为第二并列数据；及一第三数据对准单元，用于将该第一并列数据及该第二并列数据对准为第三并列数据。
图1为展示一现有DDR2 SDRAM的方块图；图2为描述现有数据输入装置的方块图；图3为描述图2中所示的现有数据输入装置的操作的波形图；图4为根据本发明的较佳实施例的使用于半导体存储装置中的数据输入装置的方块图；图5为展示图4中所示的第一异步延迟元件的示意性电路图；图6为图4中所示的第一锁存器的示意性电路图；及图7为展示图4中所示的数据输入装置的操作的波形图。
附图符号说明10、100第一缓冲器20、200锁存器单元21、210第一锁存器22、220第二锁存器23、230第三锁存器24、260第四锁存器25、270第五锁存器26第六锁存器27第七锁存器30、300延迟单元32、320第三延迟元件34、340第四延迟元件36、360第六延迟元件38、380第八延迟元件40、400同步控制单元
42、420第二缓冲器44、440信号产生单元46、460第一延迟元件48、480第二延迟元件212差动放大器214驱动器216输出单元240第一异步延迟元件250第二异步延迟元件CP1、CP2、CN1、CN2电容器I1、I2、I3、I4反相器SW1、SW2、SW3、SW4、SW5、SW6、SW7开关具体实施方式
下文中将参看附图来详细描述根据本发明的数据输入装置。
图4为根据本发明的较佳实施例的使用于半导体存储装置中的数据输入装置的方块图。
如图所示，该数据输入装置包括第一缓冲器100、同步控制单元400及一同步单元。
第一缓冲器100响应于驱动信号EN，接收数据DIN。同步控制单元400响应于驱动信号EN，产生在数据选通信号DQS的一边缘处启动的第一同步信号DQSRP4D及第二同步信号DQSFP4D。该同步单元藉由使用一同步延迟元件及一异步延迟元件，来对准自第一缓冲器100按逐个位循序输出的内部数据IN，且随后藉由使多个位的数据同步于第一同步信号DQSRP4D及第二同步信号DQSFP4D，来同时输出并列型经对准的数据ALGN0、ALGN1、ALGN2及ALGN3。
此处，由于同步延迟元件以同步于对应同步信号方式来接收并存储数据，因此使数据延迟对应同步信号的一个循环。可用诸如移位元件或触发器的存储元件来实现同步延迟元件。
异步延迟元件接收数据而不受由于特定信号而导致的操作限制。由于异步延迟元件亦延迟一对应的数据位，因此可用交叉耦合的锁存器或电容器与反相器来实现所述异步延迟元件。
同步控制单元400包括第二缓冲器420，用于响应于驱动信号EN，接收数据选通信号DQS及反相数据选通信号DQSB；信号产生单元440，用于产生在第二缓冲器420的输出信号的一上升缘及一下降缘处分别启动的第一预同步信号DQSRP4及第二预同步信号DQSFP4；第一延迟元件460，用于藉由使第一预同步信号DQSRP4延迟一预定延迟时间，产生第一同步信号DQSRP4D；及第二延迟元件480，用于藉由使第二预同步信号DQSFP4延迟一预定延迟时间，产生第二同步信号DQSFP4D。
该同步单元包括锁存器单元200及延迟单元300。
锁存器单元200藉由第一同步信号DQSRP4D及第二同步信号DQSFP4D操作的异步延迟元件及同步延迟元件，以成两列的并列形式存储内部数据IN。延迟单元300使锁存器单元200的第一至第四输出数据D0至D3延迟一预定延迟时间，从而产生4位经对准的数据ALGN0、ALGN1、ALGN2及ALGN3。
锁存器单元200包括第一锁存器210，用于与第一同步信号DQSRP4D的一边缘同步，来存储内部数据IN；第二锁存器220，用于与第二同步信号DQSFP4D的一边缘同步，来存储第一锁存器210的数据，且输出所存储数据作为第一输出数据D2；第三锁存器230，用于与第二同步信号DQSFP4D的一边缘同步而存储内部数据IN，且输出所存储数据作为第二输出数据D3；第一异步延迟元件240，用于存储输出自第二锁存器220的第一输出数据D2；第二异步延迟元件250，用于存储输出自第三锁存器230的第二输出数据D3；第四锁存器260，用于与第二同步信号DQSFP4D的一边缘同步，来存储第一异步延迟元件240的数据(D05)，且输出所存储数据作为第三输出数据D0；及第五锁存器270，用于与第二同步信号DQSFP4D的一边缘同步，来存储第二异步延迟元件250的数据(D15)，且输出所存储数据作为第四输出数据D1。
延迟单元300包括第三至第六延迟元件320至380，所述延迟元件分别用于使第一、第三、第四及第二输出数据D2、D0、D1及D3延迟一预定延迟时间。
因此，根据本发明的较佳实施例，包括异步延迟元件从而可存储循序输入的数据，直至输入最末的第四数据位。藉由使用异步延迟元件，可防止与第一同步信号DQSRP4D及第二同步信号DQSFP4D同步的锁存器的连续操作所引起的功率消耗。
图5为展示图4中所示的第一异步延迟元件240的示意性电路图。此处，第二异步延迟元件250的结构相同于第一异步延迟元件240的结构。
如图所示，第一异步延迟元件240包括第一反相器I1，用于使经由一输入节点输入的输入信号(IN)反相；第一电容器CP1，其是用p型金属氧化物半导体(PMOS)晶体管予以实现；第一开关SW1，用于将第一电容器CP1连接至第一反相器I1的一输出节点；第二电容器CN1，其是用n型金属氧化物半导体(NMOS)晶体管予以实现；第二开关SW2，用于将第二电容器CN1连接至第一反相器I1的该输出节点；第二反相器I2，用于使第一反相器I1的输出反相；第三开关SW3，用于将该输入节点连接至第二反相器I2的一输出节点；第三反相器I3，用于使第二反相器I2的输出反相；第三电容器CP2，其是用PMOS晶体管予以实现；第四开关SW4，用于将第三电容器CP2连接至第三反相器I3的一输出节点；第四电容器CN4，其以NMOS晶体管予以实现；第五开关SW5，用于将第四电容器CN2连接至第三反相器I3的该输出节点；第四反相器I4，用于使第三反相器I3的输出反相；第六开关SW6，用于将第四反相器I4的一输出节点连接至用于输出一输出信号OUT的输出节点；及第七开关SW7，用于将输入节点连接至输出节点。
具有上述结构的第一异步延迟元件240藉由导通/截止开关来增加或不增加归因于电容器的额外延迟。因此，藉由控制开关，可控制当信号自输入节点到达输出节点时所产生的延迟时间。
图6为图4中所示的第一锁存器210的示意性电路图。此处，第二至第五锁存器的每一结构皆相同于第一锁存器210的结构。
如图示，第一锁存器210包括差动放大器212，用于在时钟信号CK启动时接收输入信号D作为差动输入；驱动器214，用于驱动差动放大器212的一输出；及输出单元216，用于存储并输出驱动器214的输出。
第一锁存器210接收第一同步信号DQSRP4D作为时钟信号CK，且接收输出自第一缓冲器100的内部数据IN作为输入信号D。因此，第一锁存器210在时钟信号CK启动时存储并输出输入信号D。
图7为展示图4中所示的数据输入装置的操作的波形图。
参看图4至图7，以下描述该数据输入装置的操作。
第一缓冲器100在启动驱动信号EN时接收数据DIN并输出所接收的数据作为内部数据IN，其中，内部数据IN具有一内部电压电平。同步控制单元400分别经由第二缓冲器420(其接收数据选通信号DQS及反相数据选通信号DQSB)及信号产生单元440，依次与数据选通信号DQS的一上升缘及一下降缘同步，以使第一预同步信号DQSRP4及第二预同步信号DQSFP4两次启动。
其后，第一预同步信号DQSRP4及第二预同步信号DQSFP4分别由第一延迟元件460及第二延迟元件480予以延迟，使得内部数据IN满足对应于第一同步信号DQSRP4D及第二同步信号DQSFP4D的设定时间及保持时间。经延迟的预同步信号DQSRP4及DQSFP4分别输出作为第一同步信号DQSRP4D及第二同步信号DQSFP4D。
其后，第一锁存器210响应于第一同步信号DQSRP4D的启动，存储内部数据位A0。
其后，当第二同步信号DQSFP4D启动时，第二锁存器220存储第一锁存器210的输出数据位(A0)，且第三锁存器230存储内部数据位A1。在一预定时间之后，第一异步延迟元件240及第二异步延迟元件250分别存储并输出内部数据位A0及A1。
因此，在第一锁存器210至第三锁存器230以同步于第一同步信号DQSRP4D及第二同步信号DQSFP4D方式接收数据时，在第二锁存器220及第三锁存器230存储数据之后的一预定延迟时间之后，第一异步延迟元件240及第二异步延迟元件250存储数据，而不需同步于一同步信号。
其后，当第一同步信号DQSRP4D启动时，第一锁存器210存储新输入的内部数据位A2。
其后，当第二同步信号DQSFP4D启动时，第二锁存器220存储第一锁存器210的输出数据位(A2)，且第三锁存器230存储新输入的内部数据位A3。第四锁存器260存储第一异步延迟元件240的输出数据位(A0)，且第五锁存器270存储第二异步延迟元件250的输出数据位(A1)。
延迟单元300将一附加延迟加至存储于第二、第三、第六及第七锁存器220、230、260及270中的数据位A2、A3、A0及A1，以产生第一至第四并列数据位ALGN0至ALGN3。
包括第一异步延迟元件240及第二异步延迟元件250，以使得第四及第五锁存器260及270可稳定接收数据。即，在无第一异步延迟元件240及第二异步延迟元件250的情况下，当第二锁存器220及第三锁存器230存储并输出与第二同步信号DQSFP4D同步的内部数据位A0及A1时，因为无足够的时间容限，所以第四及第五锁存器260及270不能存储输出自第二锁存器220及第三锁存器230的内部数据位A0及A1。即，对于将接收数据位的锁存器而言，数据应满足将一同步信号的一上升缘作为参考点的设定时间及保持时间。
因此，由于第一及第二异步延迟元件260及270使第二锁存器220及第三锁存器230的输出数据延迟一预定延迟时间，因此输出数据位(A0、A1)可满足下一启动的第二同步信号DQSFP4D的设定时间及保持时间，且因此，第四及第五锁存器260及270接收数据。
因此，根据本发明的较佳实施例，藉由使用异步延迟元件来存储数据，可减少与一信号的一上升缘及一下降缘同步执行的连续移位操作。因此，功率消耗可减少。
此外，由于使用同步信号的区块的数目减少，因此可藉由使用具有较小驱动强度的驱动器来产生同步信号。因此，驱动器的尺寸可减小，且功率消耗亦可减少。
因此，藉由使用根据本发明的数据输入装置，数据输入装置的尺寸及功率消耗可减小。
本申请案含有关于韩国专利申请案第2005-90882号及第2005-26483号的主题(分别于2006年9月29日及2005年3月23日申请于韩国专利局)，所述专利申请案的全部内容以引用的方式并入本文中。
虽然已关于特定实施例描述了本发明，但熟习此项技术者将了解，可在不偏离所附申请专利范围所界定的本发明的精神与范畴的情况下，做出各种改变及修改。
权利要求
1.一种使用于半导体存储装置中的数据输入装置，其包含同步控制单元，用于接收用于同步数据的数据选通信号，以便产生一同步信号；及同步单元，用于将按逐个位循序输入的内部数据存储到多个同步存储元件及异步存储元件中，且用于以同步于该同步信号方式，同时输出该经存储的数据作为并列对准的数据。
2.如权利要求1所述的数据输入装置，其中，该同步单元包括锁存器单元，用于以一两列并列的形式存储该数据，该锁存器单元具有依一第一或一第二同步信号操作的该多个同步存储元件及该多个异步存储元件；及延迟单元，用于使输出自该锁存器单元的多个位的输出数据中的每一位延迟每一预定延迟时间，从而输出该经延迟的数据作为该并列对准的数据。
3.如权利要求2所述的数据输入装置，其中，该异步存储元件是用一交叉耦合的反相器予以组态。
4.如权利要求3所述的数据输入装置，其中，该同步存储元件是用一移位元件或一触发器予以组态。
5.如权利要求4所述的数据输入装置，其中，该锁存器单元包括第一锁存器，用于以同步于该第一同步信号的一边缘方式存储该内部数据；第二锁存器，用于以同步于该第二同步信号的一边缘方式存储该第一锁存器的数据及输出该经存储的数据作为第一输出数据；第三锁存器，用于以同步于该第二同步信号的一边缘方式存储该内部数据及输出该经存储的数据作为第二输出数据；第一异步存储元件，用于存储输出自该第二锁存器的该第一输出数据，并在使该经存储的数据延迟一预定延迟时间之后输出该经存储的数据；第二异步存储元件，用于存储输出自该第三锁存器的该第二输出数据，并在使该经存储的数据延迟一预定延迟时间之后输出该经存储的数据；第四锁存器，用于以同步于该第二同步信号的一边缘方式存储该第一异步存储元件的数据及输出该经存储的数据作为第三输出数据；及第五锁存器，用于以同步于该第二同步信号的一边缘方式存储该第二异步存储元件的数据及输出该经存储的数据作为第四输出数据。
6.如权利要求5所述的数据输入装置，其中，该同步控制单元包括缓冲器，用于响应于该驱动信号，接收该数据选通信号及一反相数据选通信号；信号产生单元，用于产生分别同步于该缓冲器的一输出信号的一上升缘及一下降缘的第一及第二预同步信号；第一延迟元件，用于藉由使该第一预同步信号延迟一预定延迟时间而产生该第一同步信号；及第二延迟元件，用于藉由使该第二预同步信号延迟一预定延迟时间而产生该第二同步信号。
7.一种使用于半导体存储装置中的数据输入装置，其包含同步控制单元，用于响应于一驱动信号而接收一同步于一数据的数据选通信号，以便产生一同步信号；及同步单元，用于将按逐个位循序输入的内部数据存储至多个同步延迟元件及异步延迟元件中，且用于以同步于该同步信号方式同时输出该经存储的数据作为并列对准的数据。
8.如权利要求7所述的数据输入装置，其中，该同步单元包括锁存器单元，用于以一两列并列的形式存储该数据，该锁存器单元具有依一第一或一第二同步信号操作的该多个同步延迟元件及该多个异步延迟元件；及延迟单元，用于使输出自该锁存器单元的多个位的输出数据中的每一位延迟每一预定延迟时间，从而输出该经延迟的数据作为该并列对准的数据。
9.如权利要求8所述的数据输入装置，其中，该异步延迟元件是用一电容器及一反相器予以实现。
10.如权利要求9所述的数据输入装置，其中，该同步延迟元件是用移位元件或触发器予以实现。
11.如权利要求10所述的数据输入装置，其中，该锁存器单元包括第一锁存器，用于以同步于该第一同步信号的一边缘方式存储该内部数据；第二锁存器，用于以同步于该第二同步信号的一边缘方式存储该第一锁存器的一数据及输出该经存储的数据作为一第一输出数据；第三锁存器，用于以同步于该第二同步信号的一边缘方式存储该内部数据及输出该经存储的数据作为一第二输出数据；第一异步存储元件，用于存储输出自该第二锁存器的该第一输出数据，并在使该经存储的数据延迟一预定延迟时间之后输出该经存储的数据；第二异步存储元件，用于存储输出自该第三锁存器的该第二输出数据，并在使该经存储的数据延迟一预定延迟时间之后输出该经存储的数据；第四锁存器，用于以同步于该第二同步信号的一边缘方式存储该第一异步存储元件的一数据及输出该经存储的数据作为一第三输出数据；及第五锁存器，用于以同步于该第二同步信号的一边缘方式存储该第二异步存储元件的一数据及输出该经存储的数据作为一第四输出数据。
12.如权利要求11所述的数据输入装置，其中，该异步延迟元件包括第一反相器，用于使经由一输入节点输入的一输入信号反相；第一电容器，其是用一p型金属氧化物半导体晶体管予以实现；第一开关，用于将该第一电容器连接至该第一反相器的一输出节点；第二电容器，其是用n型金属氧化物半导体晶体管予以实现；第二开关，用于将该第二电容器连接至该第一反相器的该输出节点；第二反相器，用于使该第一反相器的输出反相；第三开关，用于将该输入节点连接至该第二反相器的输出节点；第三反相器，用于使该第二反相器的输出反相；第三电容器，其是用PMOS晶体管予以实现；第四开关，用于将该第三电容器连接至该第三反相器的输出节点；第四电容器，其是用NMOS晶体管予以实现；第五开关，用于将该第四电容器连接至该第三反相器的该输出节点；第四反相器，用于使该第三反相器的输出反相；第六反相器，用于将该第四反相器的输出节点连接至输出节点，以用于输出一输出信号；及第七开关，用于将该输入节点连接至该输出节点。
13.如权利要求12所述的数据输入装置，其中，该同步控制单元包括缓冲器，用于响应于该驱动信号，接收该数据选通信号及一反相数据选通信号；信号产生单元，用于产生与该缓冲器的输出信号的上升缘及下降缘分别同步的一第一及一第二预同步信号；第一延迟元件，用于藉由使该第一预同步信号延迟一预定延迟时间而产生该第一同步信号；及第二延迟元件，用于藉由使该第二预同步信号延迟一预定延迟时间而产生该第二同步信号。
14.如权利要求13所述的数据输入装置，其中，该延迟单元包括一第三至一第六延迟元件，用于将一预定延迟时间加至该第一至该第四输出数据。
15.如权利要求14所述的数据输入装置，其中，该锁存器包括差动放大器，用于在该同步信号启动时接收输入信号作为差动输入；驱动器，用于驱动该差动放大器的输出信号；及输出单元，用于存储并输出该驱动器的输出信号。
16.如权利要求7所述的数据输入装置，还包含缓冲器，用以响应该驱动信号，接收该数据及输出该接收到的数据作为该内部数据。
17.一种半导体存储装置，其包含内部数据选通信号产生器，用于响应一数据选通信号而产生一内部数据选通信号；第一数据对准单元，用于响应于该内部数据选通信号而将循序输入的数据的一部分对准为第一并列数据；延迟单元，用于使该第一并列数据延迟一预定时间以输出一经延迟的数据；及第二数据对准单元，用于响应于该内部数据选通信号而将该经延迟的数据对准为第二并列数据。
全文摘要
一种使用于半导体存储装置中的数据输入装置包括一同步控制单元，用于响应于一驱动信号，接收一同步于一数据的数据选通信号，以便产生一同步信号；及一同步单元，用于将按逐个位循序输入的内部数据存储至多个同步存储元件及异步存储元件中，且用于以同步于该同步信号方式，同时输出该经存储的数据作为并列型经对准的数据。
文档编号G11C11/4096GK1941189SQ20061012632
公开日2007年4月4日 申请日期2006年8月30日 优先权日2005年9月29日
发明者辛范柱 申请人:海力士半导体有限公司