专利名称：存储器子系统及其锁存时钟产生方法
技术领域：
本发明是有关于一种存储器子系统，特别是有关于一种产生锁存时钟(latch clock)以读取存储器的方法与系统。
背景技术：
在许多随机存取存储器(random access memory，RAM)架构中，挥发性随机存取存储器常见的两种形式为动态随机存取存储器(dynamic randomaccess memory，DRAM)以及静态随机存取存储器(static random accessmemory，SRAM)。SRAM的每一个储存单元(或位)是由正反器(flip-flop)所构成，基本储存装置通常需要大约六颗晶体管。反之，DRAM的每个位只需要一颗晶体管，因此DRAM通常较SRAM更为便宜以及更精巧。SRAM的速度通常比DRAM快，且操作较为简单。因此，SRAM通常用于速度较快但存储器较小的计算机装置，而DRAM通常用于需要大量随机存取存储器的计算机装置。事实上，许多微处理器基础系统是使用DRAM与SRAM的组合，DRAM芯片是用以构成容量较大的主存储器，而SRAM是用以构成容量较小的储存装置，例如处理器的高速缓存(memory cache)。常见的DRAM架构，包括同步动态随机存取存储器(synchronous dynamic randomaccess memory，SDRAM)、延伸数据输出动态随机存取存储器(extended dataoutput dynamic random access memory，EDO DRAM)以及RambusTM动态随机存取存储器RDRAM。
传统DRAM芯片是接收多个输入信号，输入信号定义了储存数据的位置或地址并且传送储存数据。DRAM的读取或写入动作(transaction)通常包括两个步骤。首先，地址与控制信号会被传送至DRAM，使得DRAM准备转移数据。接下来，DRAM读取或写入数据，完成了数据的转移。虽然SDRAM信号包括参考频率信号(reference clock signal)以使其它的SDRAM信号与其同步，SDRAM的操作仍然与传统DRAM类似。SDRAM通常支持管线操作(pipelining)，使得通过数据信号处理前一个存储器请求的同时，允许SDRAM接收另一数据存取动作的地址以及控制信号。
在以微处理器为基础的系统中，选择储存装置的一个重要考虑是存储器写入或读取数据的速度。存储器速度也即为频宽，用以表示存储器信号的频率内容的专门用语。一般来说，因为较高速的储存装置可以较快的速率(较高频宽)供应数据，因此比较有效率。事实上，存储器频宽通常被视为估计以处理器为基础的系统其效能的关键。由于新的存储器技术以及现行存储器架构的改进，促使现行存储器频宽增加，因此可改进计算机的效能。
对存储器存取而言，存储器的时序(timing)正确是非常重要的。如果存储器无法符合时序的需求便无法正确的运作，且存储器读取与写入的数据会产生错误。
现实中要达到信号时序正确是非常困难的。电磁的自然法则(naturallaws)造成电子信号传输时容易在高频信号上产生许多的延迟以及失真。这些电磁效应通常被视为电容(或是电感)负载，电容(或是电感)负载会引起信号延迟与信号振铃(ringing)而造成信号失真。再者，信号频宽、信号导体(也即为信号线(trace))的实体位置以及尺寸也会影响传输的行为，而用以传送信号的电流电平同样也会影响信号传输的行为。
在电容负载的情况下，某些信号穿越电路板时相对于参考频率信号会产生延迟。调整信号延迟常见的方法是加入延迟缓冲器(用以将信号延迟的装置)至存储器接口。通常，由存储器控制器传送或接收的每一个信号将会被延迟缓冲。通过将每个缓冲器设定适当的延迟，存储器信号即可与频率信号同步。
使用延迟缓冲器的难题是在制造电路板之前估计最佳的延迟是非常困难的。首先，不同的存储器技术可包括不同的信号或是可操作于不同的速率。为了适应不同的储存装置，延迟缓冲器必须针对每一种新的储存系统设计而有不同的配置。即使相同类型的存储器装置用于不同的计算机系统中，电路板上信号线的差异也会让延迟设定需要做相当的改变。
另一项难题是由于现今芯片和电路板技术本身的限制，在制造过程，不同的电路板之间其电容负载会有些微的变化。因此，由于工艺的缺陷，即使经过周密设计的电路板也可能无法符合存储器信号时序的需求。
美国专利第6,137,734号揭露了一种在动态存储器控制器中延迟参数的自动调整方法。如果存储器控制器是根据每个特定的延迟对(pair)而设定，则自动搜寻许多传送与接收延迟对的组合，以判断存储器的读取与写入操作是否成功。测试延迟对的搜集结果(具有成功或失败的结果)可根据延迟值编排(arrange)而形成业界熟知的Shmoo图。即使根据这些延迟对所设定的存储器控制器将会成功地与SDRAM互动，这些延迟对很可能非常接近失败延迟值，因此在操作状态中微小的改变可能造成存储器控制器选择到无法与SDRAM装置同步的操作点(operating point)。美国专利第6,137,734是揭露一种选择最佳延迟对的算法。然而，此算法仍有可能选择最接近Shmoo图的边缘的操作点。
发明内容
有鉴于此，本发明提供一种产生锁存时钟以读取存储器的方法与系统。一种从内部时钟产生锁存时钟以读取存储器的方法，包括将具有第一逻辑电平的数据储存至存储器的第一地址，并且将具有第二逻辑电平的数据储存至存储器的第二地址；连续地发出读取指令，藉以重复撷取出存储器的第一地址与第二地址所存的数据，进而产生读取数据信号；通过将内部时钟的频率予以降低的方式，产生除频信号；根据延迟参数调整除频信号的相位，而且改变延迟参数直到除频信号的至少一边缘与读取数据信号的任何边缘对齐；以及根据延迟参数以及内部时钟产生锁存时钟。
再者，本发明提供一种存储器子系统，包括存储器以及具有内部时钟的存储器控制器。存储器控制器可操作于校准模式，以将具有第一逻辑电平的数据储存至存储器的第一地址，并且将具有第二逻辑电平的数据储存至存储器的第二地址，而通过连续发出的读取指令，重复地撷取出存储器的第一地址与第二地址所存的数据以产生读取数据信号，并通过将内部时钟的频率予以降低的方式，产生除频信号，根据延迟参数调整除频信号的相位，且改变延迟参数直到除频信号的至少一边缘与读取数据信号的任何边缘对齐，以及根据延迟参数和内部时钟产生锁存时钟。
再者，本发明提供一种存储器子系统，包括存储器以及存储器控制器。存储器控制器是用以提供锁存时钟，并且参考锁存时钟来存取存储器。存储器控制器包括数据写入装置，用以将具有第一逻辑电平的数据储存至存储器的第一地址，并且将具有第二逻辑电平的数据储存至存储器的第二地址；读取数据信号产生装置，用以连续地发出读取指令，藉以重复撷取出存储器的第一地址与第二地址所存的数据，进而产生读取数据信号；除频信号产生装置，通过将内部时钟的频率予以降低的方式，产生除频信号；相位调整装置，用以根据延迟参数调整除频信号的一相位，而且改变延迟参数直到除频信号的至少一边缘与读取数据信号的任何边缘对齐；以及锁存时钟产生装置，用以根据延迟参数以及内部时钟产生锁存时钟。
本发明根据延迟参数以及内部时钟产生锁存时钟，从而保障了存储器信号的时序，有利于存储器的读写动作。
图1显示包括存储器以及存储器控制器的存储器子系统的简化功能方块图。
图2显示在校准模式中产生用以读取存储器的锁存时钟的方法流程图。
图3显示可以校正锁存时钟的存储器控制器的方块图。
图4显示相位侦测器的电路图。
图5显示根据示范实施例中信号的波形的时序图。
主要组件符号说明100～存储器子系统； 102～存储器；104～存储器控制器； 106～存储器阵列；107A、107B～储存库； 108A、108B～存储页；30～多路器； 32～延迟元件；34～控制电路； 36～相位侦测器；37～反向器； 41、42～正反器；43～XOR逻辑闸； CK～内部时钟；CKD～除频信号；CKD(shift)、CKD(shift)1、CKD(shift)2～相位偏移信号；CK、DQ～端子； PD～相位决定信号；RD～读取数据信号；RL、RL1、RL2～锁存时钟；TEST_EN～信号。
具体实施例方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下实施例图1是显示根据本发明实施例所述的存储器子系统100简化的功能方块图，包括存储器控制器104以及存储器102。存储器102通常具有多个储存库(bank)的存储器阵列106。图1所示的存储器阵列106是以两组储存库107A与107B为例。存储器阵列106还包括多个用以储存数据的存储器元件(未图标)，存储元件通常分别设置于可设定地址的(addressable)列(row)与栏(column)中。熟习这项技术的人通常把存储器阵列106中可共同寻址的子集称为存储页(memory page)。一般来说，存储器阵列106中的储存库中，同一列的存储器元件构成特定的存储页。在图1显示分别对应于储存库107A与107B的多个存储页(标号为108A与108B)。
熟习这项技术的人都了解，在存储器阵列106中的特定位置是由存储器控制器104所提供的地址信号来寻址。存储器控制器104也提供多个控制信号或是指令信号，以指定某种的存储器存取形式以及/或存储器存取顺序。存储器102的CMD端接收命令/地址信号，而存储器102的CK端接收来自存储器控制器104的内部时钟。来自存储器控制器104的数据是通过存储器102的DQ端写入存储器102，从存储器102读取的数据也通过存储器102的DQ端传送至存储器控制器104。
图2显示在校准模式(calibration mode)中，产生适用于读取存储器的锁存时钟的方法流程图。首先，存储器控制器104将具有第一逻辑电平(例如高逻辑电平)的数据“1”储存至第一地址，并且将具有第二逻辑电平(例如低逻辑电平)的数据“0”储存至第二地址(步骤S1)。必须注意的是，储存于第一地址与第二地址的数据必须是互补的，并且不需关闭或开启存储页即可连续地被存取。换句话说，第一地址与第二地址的位置可以在同一个存储页内或是可以被连续地寻址。
接下来，存储器控制器104连续地发出读取指令，以重复地依序取得存放于第一地址与第二地址的数据(步骤S2)，如此从存储器102的DQ端所输出的读取数据信号RD会形成时钟的波形，而且读取数据信号RD的频率是内部时钟CK的频率的一半。必须注意的是，根据储存于存储器102中的数据形式以及读取顺序，内部时钟CK的频率可以为读取数据信号RD的频率的整数倍。
接下来，将时钟CK的频率除以一既定的值，以产生与读取数据信号RD的频率相同的除频信号CKD(步骤S3)。在某些实施例中，信号CKD的频率可以为信号RD的频率的整数倍。
参照图2，接下来调整除频信号CKD的相位，直到信号CKD的至少一边缘与读取数据信号RD的边缘对齐(步骤S4)。在某些实施例中，是通过不同的延迟参数来延迟除频信号CKD，以调整除频信号CKD的相位。相位偏移后的除频信号在图3至图5中标示为CKD(SHIFT)1或是CKD(SHIFT)2。必须注意的是，所谓的相位对齐可以是相位偏移信号CKD(SHIFT)1的上升缘对齐读取数据信号RD的上升缘，或是相位偏移信号CKD(SHIFT)2的下降缘对齐读取数据信号RD的上升缘。
当取得了调整信号CKD的相位所用的延迟参数后，根据内部时钟CK以及延迟参数来产生锁存时钟RL(步骤S5)，而结束校准模式。在某些实施例中，锁存时钟RL是由反向的内部时钟CK经过以上述延迟参数设定的延迟元件后所产生。或者，锁存时钟RL可由内部时钟CK经过以上述延迟参数设定的延迟元件后而产生。再者，当除频信号CKD的相位予以偏移某个值之后，根据这个偏移值的中值以及内部时钟来设定锁存时钟RL。
因此，在正常模式中，存储器控制器104是参考锁存时钟RL来读取存储器102中所储存的数据。若数据在锁存时钟RL的上升缘被撷取，锁存时钟RL是由反向的内部时钟CK经过以上述延迟参数设定的延迟元件而产生。若数据在锁存时钟RL的下降缘被撷取，锁存时钟RL是由内部时钟CK经过以上述延迟参数设定的延迟元件而产生。
图3是显示可以校正内部时钟的存储器控制器的方块图。在校准模式中，信号TEST_EN处于设定状态(asserted)。除频信号CKD通过多路器30传送至延迟元件32作为其输入。延迟元件32的延迟参数是可调整以偏移信号IN的相位。从延迟元件32输出的相位偏移信号CKD(SHIFT)1(或CKD(SHIFT)2)是传送至相位侦测器36。相位侦测器36侦测相位偏移信号CKD(SHIFT)1(或CKD(SHIFT)2)以及读取数据信号RD的边缘，当相位偏移信号CKD(SHIFT)1(或CKD(SHIFT)2)的至少一边缘与读取数据信号RD的任何一个边缘对齐时，相位侦测器36会将相位决定信号PD设成设定状态。相位决定信号PD传送至控制电路34。当信号PD为解除状态(deasserted)时，控制电路34调整延迟元件32的延迟参数以偏移信号IN的相位。当信号PD处于设定状态时，信号TEST_EN会被解除设定而使控制电路34无法作用，多路器30则将内部时钟CK传送至延迟元件32。延迟元件32以刚调整过的延迟参数让内部时钟CK的相位形成适度的偏移，从而产生锁存时钟RL。如此一来，存储器读取用的信号RL相当于经过足够校正的内部时钟CK。如果需要，可选择性地加入反向器37以产生反向的内部时钟CK。
图4显示根据本发明实施例所述的相位侦测器36的电路图。相位侦测器36包括正反器41与42以及XOR逻辑闸43。相位偏移信号CKD(SHIFT)施加至正反器41的输入端子D，正反器41的输出端子Q耦接至正反器42的输入端子D，且读取数据信号RD施加至正反器41与42的CK端，以锁存(latch)相位偏移信号CKD(SHIFT)。在图4的实施例中，当读取数据信号RD为高逻辑电平时，每个正反器的D输入端上的数据会被锁存而传送至Q输出端。在信号RD为低逻辑电平期间，正反器41与42的Q输出端的值会予以保留，直到信号RD再次变为高逻辑电平。在其它实施例中，可将读取数据信号RD提供至正反器41的端子D，并且将相位偏移信号CKD(SHIFT)施加至正反器41的端子CK而予以锁存。参照图3，相位决定信号PD是在XOR闸43的输出端产生。当正反器41与42的Q输出端为不同的逻辑电平时，XOR闸43会输出相位决定信号PD于设定状态，代表信号CKD(SHIFT)与RD可被视为相位对齐。
图5显示根据示范实施例中，不同信号的波形的时序图。在图5中，读取数据信号RD的频率以及除频信号CKD的频率都是内部时钟CK的频率的一半。内部时钟CK与读取数据信号RD的上升缘之间存在着相位差θ。延迟相位θ后的除频信号CKD的波形为CKD(SHIFT)1，延迟θ+180°后的除频信号CKD的波形为CKD(SHIFT)2，且CKD(SHIFT)1与CKD(SHIFT)2的边缘与读取数据信号RD的边缘对齐。锁存时钟RL1与RL2分别由延迟θ后的反向内部时钟CK以及延迟θ后的内部时钟CK所产生。
在图5中，如果数据通过锁存时钟的上升缘从存储器中选通(strobe)输出，锁存时钟RL1可在适当的时间撷取读取数据，约为读取数据的中间点。如果数据通过锁存时钟的下缘降从存储器中选通输出，则锁存时钟RL2可正确地撷取读取数据。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定的为准。
权利要求
1.一种锁存时钟产生方法，从一内部时钟产生一锁存时钟以读取一存储器，其特征在于包括储存具有一第一逻辑电平的数据至上述存储器的第一地址，并储存具有一第二逻辑电平的数据至上述存储器的第二地址；连续地发出读取指令，藉以重复撷取出上述存储器的第一地址与第二地址所存的数据，进而产生一读取数据信号；通过将上述内部时钟的频率予以降低的方式，产生一除频信号；根据一延迟参数调整上述除频信号的一相位，而且改变上述延迟参数直到上述除频信号的至少一边缘与上述读取数据信号的任何边缘对齐；以及根据上述延迟参数以及上述内部时钟产生上述锁存时钟。
2.如权利要求1所述的锁存时钟产生方法，其特征在于，还包括参考上述锁存时钟来读取储存于上述存储器中的数据。
3.如权利要求1所述的锁存时钟产生方法，其特征在于，上述第一地址与上述第二地址位于上述存储器的一存储页中。
4.如权利要求1所述的锁存时钟产生方法，其特征在于，上述第一地址与上述第二地址是连续的。
5.如权利要求1所述的锁存时钟产生方法，其特征在于，上述除频信号的频率相当于上述读取数据信号的频率。
6.如权利要求1所述的锁存时钟产生方法，其特征在于，上述内部时钟的频率是上述读取数据信号的频率的整数倍。
7.如权利要求1所述的锁存时钟产生方法，其特征在于，上述读取数据信号的频率是相当于上述除频信号的频率的整数倍。
8.如权利要求1所述的锁存时钟产生方法，其特征在于，上述除频信号的相位是通过延迟上述除频信号的相位而调整。
9.如权利要求8所述的锁存时钟产生方法，其特征在于，当上述除频信号的相位予以延迟一既定值时，设定上述延迟参数为上述预定值的中值。
10.一种存储器子系统，其特征在于包括一存储器；以及一存储器控制器，包括一内部时钟，上述存储器控制器可操作于一校准模式，以将具有一第一逻辑电平的数据储存至上述存储器的第一地址，并且将具有一第二逻辑电平的数据储存至上述存储器的第二地址，而通过连续发出的读取指令，重复地撷取出上述存储器的第一地址与第二地址所存的数据以产生一读取数据信号，并通过将上述内部时钟的频率予以降低的方式，产生一除频信号，根据一延迟参数调整上述除频信号的一相位，且改变上述延迟参数直到上述除频信号的至少一边缘与上述读取数据信号的任何边缘对齐，以及根据上述延迟参数和上述内部时钟产生上述锁存时钟。
11.如权利要求10所述的存储器子系统，其特征在于，在一正常模式中，上述存储器控制器参考上述锁存时钟来读取储存于上述存储器中的数据。
12.如权利要求10所述的存储器子系统，其特征在于，上述存储器包括一存储页，以及上述第一地址与上述第二地址位于上述存储页之中。
13.如权利要求10所述的存储器子系统，其特征在于，上述第一地址与上述第二地址是连续的。
14.如权利要求10所述的存储器子系统，其特征在于，上述除频信号的频率相当于上述读取数据信号的频率。
15.如权利要求10所述的存储器子系统，其特征在于，上述内部时钟的频率是上述读取信号数据的频率的整数倍。
16.如权利要求10所述的存储器子系统，其特征在于，上述读取数据信号的频率相当于上述除频信号的频率的整数倍。
17.如权利要求10所述的存储器子系统，其特征在于，上述除频信号的相位通过延迟上述除频信号的相位而调整。
18.如权利要求17所述的存储器子系统，其特征在于，当上述除频信号的相位予以延迟一既定值时，上述延迟参数被设定为上述预定值的中值。
19.如权利要求10所述的存储器子系统，其特征在于，上述存储器控制器，包括一延迟元件，用以根据上述延迟参数来调整上述除频信号的相位；一相位侦测器，用以接收上述读取数据信号以及被上述延迟元件所延迟的上述除频信号，并且当上述除频信号的至少一边缘与上述读取数据信号的边缘对齐时，输出一相位决定信号在一设定状态；以及一控制电路，当上述相位决定信号在一解除状态时，用以改变上述延迟参数。
20.一种存储器子系统，其特征在于包括一存储器，以及一存储器控制器，用以提供一锁存时钟，并且参考上述锁存时钟来存取上述存储器，上述存储器控制器包括一数据写入装置，用以将具有一第一逻辑电平的数据储存至上述存储器的第一地址，并且将具有一第二逻辑电平的数据储存至上述存储器的第二地址；一读取数据信号产生装置，用以连续地发出读取指令，藉以重复撷取出上述存储器的第一地址与第二地址所存的数据，进而产生一读取数据信号；一除频信号产生装置，通过将上述内部时钟的频率予以降低的方式，产生一除频信号；一相位调整装置，用以根据一延迟参数调整上述除频信号的一相位，而且改变上述延迟参数直到上述除频信号的至少一边缘与上述读取数据信号的任何边缘对齐；以及一锁存时钟产生装置，用以根据上述延迟参数以及上述内部时钟产生上述锁存时钟。
全文摘要
一种存储器子系统及其锁存时钟产生方法。分别储存具有第一逻辑电平的数据与第二逻辑电平的数据至存储器的第一地址与第二地址；连续地发出读取指令，藉以重复撷取出存储器的第一地址与第二地址所存的数据，进而产生一读取数据信号；通过将内部时钟的频率予以降低的方式，产生一除频信号，除频信号的相位是根据延迟参数而调整，其是以改变延迟参数直到除频信号的至少一边缘与读取数据信号的任何边缘对齐；最后，根据延迟参数以及内部时钟而产生锁存时钟。本发明根据延迟参数以及内部时钟产生锁存时钟，从而保障了存储器信号的时序，有利于存储器的读写动作。
文档编号G11C7/22GK1838310SQ200610065308
公开日2006年9月27日 申请日期2006年3月17日 优先权日2005年3月22日
发明者曾瑞兴 申请人:联发科技股份有限公司