专利名称：存储器编程用的行译码器电路的利记博彩app
技术领域：
本发明涉及半导体存储器，更具体地说涉及一种存储器编程用的行译码器电路。
背景技术：
在一般每一存储单元的容量为一比特的存储装置中，该存储单元可处于两种信息存储状态之一，即一接通状态或一断开状态。这一接通状态或一断开状态的组合定为一比特的信息。在两级的存储器中，由于该存储单元只有两个不同的临界电压值，Vt，因此在读取操作期间，只需检测是否编址晶体管处于导通状态。一般的做法是，使流过存储晶体管的电流与流过参考晶体管的电流比较，两者均加以预定的漏极对源极和栅极对源极偏压，直接以通过电流方式检测或者经电流对电压转换后，以电压方式检测。
在一个典型的闪存储单元编程中，该单元的控制栅极被施加一高电压(例如，大约3-12伏特)，其源极端接地，而漏极端连接到大约5伏特的电压。这种编程操作可以在一阵列中实现，即选择性地把脉冲施加于连接到控制栅极的字线路，再对连接到漏极的比特线路加偏压。这在先有技术中通常称之闪存单元编程的热电子注入法。热电子注入用于使电荷移入该浮动栅极，因此改变了该晶体管浮动栅极的临界电压。由于高压施加于控制栅极，因此造成电子在通道流动，而浮动栅极上注入了一些热电子并使浮动栅极的电压变得更加负性。所以，电子注入趋向饱和，而晶体管浮动栅极的临界电压跟随同样趋向饱和。该晶体管存储单元的存储状态可这样读取或检测，即在晶体管存储单元把工作电压(例如，大约4-6伏特)施加在控制栅极上以及把大约0.5-1.0伏特电压施加在漏极上，之后检测源极和漏极之间的电流值。
多级存储器的编程和检测方案是较为复杂，通常需要2n-1参考电压，其中n是存储在一存储单元的比特的数量。参照图5，其所示为先有技术的一多级存储器实例，其中每一存储单元的容量为二比特；其所对应的为三参考电压、四个存储级别。由二进制11表示的第一存储级别321为存储单元没有电荷的状态。由二进制00表示的存储级别324为存储单元完全充足电的状态。(本文及本文讨论中所使用的术语“没有电荷”及“完全充足电”为解释用，不应视为限定。例如，状态(11)可代表有少量的电荷，而状态(00)可代表有比最大电荷少的电荷。)由二进制10表示的第一中间存储级别322，其中存储单元有小量的电荷；和由二进制01表示的第二中间存储级别323，其中存储单元有较在10状态时多的电荷但不是完全地负载电荷，均处于没有电荷状态(11)121和完全充足电状态(00)324之间。存储单元的每个存储状态之间所显示的临界电压(Vt)，表示存储单元状态之间转换所需的临界电压。正如对具有四个存储级别的一两比特存储单元讨论的那样，它具有三个参考电压311，312，和313。例如，在临界电压为Vt＝2.5伏特，存储状态在参考存储级别311，其中存储单元将从状态11过渡到状态10。在临界电压为Vt＝3.5伏特，存储状态在参考存储级别312，其中存储单元将从状态10过渡到状态01。在临界电压为Vt＝4.5伏特，存储状态在参考存储级别313，其中存储单元将从状态01过渡到状态00。图5所示的临界电压值仅供说明用，实际值Vt将取决于存储单元的构造。
实现非易失性的多级存储器中的一个主要困难在于能准确地对存储单元进行编程，即为把获得所要求的临界电压值所需的刚好数量的电荷施加到晶体管单元的浮动栅极上。先有技术中解决准确施加电荷问题的通常方法是采用一种逐个存储单元编程和核实的方法。在所述的逐一编程和核实方法中，编程操作划分成若干单独的步骤，并在每一步骤之后检测单元，以确定所要求的临界电压值是否达到，以便继续进行编程，如果没有达到的话。在编程期间，每一存储单元是独立地受控的，因此这种技术能对整个字节或甚至多字节同时进行编程。这一编程确保精确地达到所要求的Vt电压值，而这由采用有限编程步骤中固有的量化过程所提供的。然而，这编程是很费时的，并且必须交由芯片的逻辑电路控制。
图6所示为一种典型编程和核实技术。如图6所示，存储单元的编程是通过交替的编程和核实脉冲电压实现的。每一编程脉冲的电压330随时间332逐渐地增加，直至达到所要求的电压。在编程过程中，核实脉冲的电平是保持不变的。例如，如图6所示，第一核实脉冲351之后，是第一编程脉冲341，然后是第二核实脉冲352。施加一逐渐增加的电压的一编程脉冲342，跟随的是一核实脉冲353，再跟随的是电压从先前编程脉冲342增加的第三编程脉冲343，接着是第三核实脉冲354，等等，直到施加最后的一编程脉冲347，使该存储单元达到所要求的存储状态的临界电压。正如可从图6看到的那样，图表的形状类似楼梯，而先有技术中这个编程称为楼梯形栅极电压编程方法。这种楼梯形电压编程方法在许多专利中有叙述，例如，美国专利5,043,940；5,268,870；5,293,560；和5,434,825。
每个存储单元在一存储器阵列中排成行(字线)和列(比特线)。通常，在一闪型存储器阵列中，在行中的存储单元的所有栅极端连接到同样的字线；而在一列中的存储单元的所有漏极端连接到同样的比特线；在该部分中的所有存储单元的源极连接到一共源极线路。这种配置安排通常重复8或16次，以获得字节或字输出。其它比特长度的输出也有可能。为了对在存储器阵列之内的存储单元中的资料寻址，可使用行译码器(也称为x译码器)和列译码器(y译码器)电路，以选择所要求的存储单元。如上所述，在编程每一单元一比特及多级存储器单元之中的编程和核实(读取)步骤可籍施加一编程脉冲或一核实(读取)脉冲于该存储单元的控制栅极来实现。
因为存储单元的控制栅极连接到存储器阵列的字线，因此字线连接到可提供编程或核实电压的电源线路。参照图4，一字线217连接到存储器阵列的一具体行中的存储单元的每个控制栅极(图中未显示)。供给一选择信号212于行译码器214的一字线选择电路213，以选择一与该字线217连接的存储单元。一电源线路225连接到字线选择电路213，以为存储单元编程提供编程或核实脉冲。如前所述，编程的电压(大约5-6伏特)与核实(读取)的电压(大约3-12伏特)，一般是不同的。所以，在电源线路225的电压必须在编程电压和核实电压之间反复改变。由于需要在电源线路改变电压，因此限制了在短期内提供编程和核实脉冲的能力，并因而限制了整体的编程速度。另外，在多级存储器的方案中，由于需要在电源线路改变电压，因此限制了准确地控制编程算法的能力。
本发明的目的在于，提供存储单元编程用的一种行译码器电路，其在存储单元编程时不需在电源线路上改变电压。
发明内容
上述目的可由一行译码器电路实现，该行译码器电路设有一待编程的存储单元的字线的选择装置；还设有一从连接到字线的一双分开的电源线路输入电压的一字线驱动电路，其包括一提供编程电压的第一电源线路以及一提供读取或核实电压的第二电源线路。该行译码器的字线驱动电路包括在二条电源线路之间的转换装置，为字线提供当中一组电压。由于该电路在二条电源线路之间作转换，而不要求在一电源线路上改变其电压，这可以供更短周期的编程和读取或核实待用脉冲之用，并且可提升整体的编程能力。该行译码器电路并提供对多级存储器的存储单元更好的编程控制，以及由于排除了在先有技术行译码器电路中普遍存在的寄生电压，因而可节省电力。
图1是本发明行译码器电路的一张示意图。
图2是本发明行译码器电路的一具体实施例的电路图。
图3是图2所示行译码器的一字线驱动电路的电路图。
图4是先有技术的一行译码器电路示意图。
图5是先有技术中公知的一个两比特存储单元示意图，其具有的四个存储状态。
图6是先有技术中公知的曲线图，其表示楼梯编程方法的编程和核实脉冲步骤中的电压与时间的关系。
具体实施例方式
参照图1，行译码器14的输出是字线17，该输出连接到存储器阵列的一具体行中的每个存储单元的控制栅极(图中未示)。将一选择信号12供给行译码器14的字线选择电路13，以选择与待编程的存储单元连接的字线17。在行译码器14之内的一字线驱动电路100接受源自一双电源线路16，18的电压。第一电力线路18提供编程电压，而第二电力线路16提供读取或核实电压。字线驱动电路100包括一使字线17与编程电压电源线路18或读取或核实电压电源线路16连接的转换装置15。转换装置15接受在转换控制线路19上的转换控制信号。如前所述，读取或核实电压电源线路16提供大约5-6伏特的一读取或核实电压，而编程电压电源线路18提供大约3-12伏特的一编程电压。与先有技术相比，先有技术仪有一条电源线路并要求在一电源线路上改变电压，以便提供编程和读取或核实电压；在本发明中，编程和读取或核实电源线路分别施加合适的电平而字线在两条电源线路之间转换。
图2所示为本发明行译码器电路14的第一具体施例。可通过不同的方式实现所述的行译码器电路14，图2电路为一实例。在一内部操作期间，选择存储器阵列的一组一行或多行。在一具体实施例，所选择的组包括八行存储单元。对于待选择的一组，信号BANK SELECT*21的配置为”真”(在图2电路中，”真”的条件为低电平或逻辑0)。将所述的BANK SELECT*信号馈入包括p型MOS晶体管51和n型MOS晶体管52的逻辑逆变器的输入端21。如图2所示，晶体管53，54，55，56，57，58，59和60配置成一双高压移位器电路72，其用于把逻辑选择信号转换成BSEL线路34和BSEL*线路36上的高压的正和负电压信号。VMP信号22端接受行译码器的正电VMP，而VMN信号23端接受负电压VMN。通常，这些电压VMP，VMN是通过内部电荷泵送获得。当在输入端21上的BANK SELECT*信号是真(低)，BSEL线路34通过一双高压移位器电路72连接到VMP线路22，而BSEL线路36通过晶体管60和54连接到VMN线路23。当BANK SELECT*信号选择一组，与字线驱动电路100连接的所有行根据编程电源线路18和读取或核实电源线路16的电平的条件下，处于被选状态。当BANK SELECT的信号是假的(高)，BSEL线路34通过一双高压移位器电路72连接到线路VMN 23，和BSEL*线路36连接到线路VMP 22。使一组行由处于非选择状态的字线驱动电路所驱动。所有非选择状态的行连接到一VBIAS电压，以下将作进一步叙述。
多条控制信号和电源线路连接到字线驱动电路100。编程电源线路18的电压一般为3-12伏特，该电压用于编程存储单元中所使用的编程脉冲。该读取或核实电源线路16的电压大约为5-6伏特，该电压用于提供在编程存储单元中所使用的读取或核实脉冲。当BANK SELECT信号不选该组，该XBIASen*信号线路26用于把一偏压施加于不被选择的行。所述VBIAS线路28为不被选的组或为所选的组的不被选的行供给所述偏压。编程控制信号(Xpg)与及编程读取或核实(Xrv)信号33是控制用的信号，所述的信号用于控制字线17与编程电源线路18或核实电源线路16连接的转换。参照图3，将对这些线路作更加详细的论述。Xdis 31线路为所选的行的放电之用。VM1线路27用于NT器件的n型井隔阻植入物。晶体管54和60是三井的器件，它们要由VM1提供一单独的偏压。最后，字线17是字线驱动电路100的输出并连接到一所选的行中的存储单元的控制栅极。
参照图3，其所示为字线驱动电路100。在非擦除操作的操作期间，譬如在编程和读取或核实操作期间，第一n型晶体管102用于把偏压电压28施加于不被选的行。在擦除操作期间，P型晶体管103用于把电压28施加于一所选的组中的不被选的行的字线。在擦除操作期间，P型晶体管101用于把偏压施加于一所不选的组中的行的字线。晶体管106和108用于为所选的行提供一对地放电的通道。编程控制(Xpg*)信号32驱动一由p型晶体管109和n型晶体管110组成的高压逆变器。读取或核实控制(Xrv*)信号33驱动一由p型晶体管112和n型晶体管113组成的高压逆变器。编程控制信号32和读取或核实控制信号总是在相反的逻辑状态。该两逆变器连接在BSEL线路34和VMN线路23之间。一双n型晶体管116，118的栅极端分别与逆变器109，110和112，113的输出端连接，以使相应的编程和读取或核实电压可通过或不可通过。如果这个组不被选，晶体管111和114用于关闭逆变器。当编程控制信号32是真的(低)，这把一高位信号放置于逆变器的输出上并输送到n型晶体管116的栅极。
这使晶体管116导通，以把编程电压线路18上的编程电压施加于字线17上。在这种情况下，当编程控制信号是低位，读取或核实控制信号33会是高位，则应在n型晶体管118的栅极，逆变器112，113的输出端产生一低输出值。这关闭了晶体管118，因而读取或核实电压16不会施加到字线上。
通过对控制信号32，33的值的交换，以产生读取或核实脉冲。在那种情况下，读取或核实控制信号33变成低位，在晶体管118的栅极上产生高输出值。这使晶体管118导通，因而读取或核实电压16会输送到字线17。在读取或核实操作期间，编程控制信号32是关闭(或高)的，这使晶体管116变成关闭状态，因而编程电压18不会输送到字线17。
因而，在行译码器中的字线驱动电路100提供了一种所为与字线17连接在编程电源线路18和读取或核实电源线路16之间设置的转换装置，由此，为存储单元的编程提供了所需的读取或核实和编程脉冲。再者，因为可快速地执行线路转换，故而可在较短时间内使用编程和核实脉冲，因而提高了整体编程运作的速度、节省电力以及对多级存储器存储单元提供更好的编程控制。
权利要求
1.在一设有多存储单元的存储器阵列中，所述每一存储单元有多存储状态，并在一种所述的存储状态下可通过至少一施加于与一所选存储单元的栅极作电耦合的一字线的脉冲进行编程，以及所述的存储单元的存储状态由至少一施加于所述的字线的读取或核实脉冲核实，一行译码器电路包括一与所选存储单元作电耦合的字线的选择装置；以及一字线驱动电路，其接受第一电源线路上的一编程电压及第二电源线路上的一读取或核实电压；所述字线驱动电路还包括一在编程电压和读取或核实电压之间设置的转换装置，以把至少一编程脉冲和至少一读取或核实脉冲供给所述的字线，由此，可对所选存储单元进行编程。
2.根据权利要求1所述的行译码器电路，其特征在于所述的转换装置包括一双控制信号，每一控制信号彼此处在相反的逻辑状态，所述一双控制信号的第一控制信号在第一逆变器的输入端被接收，所述第一逆变器的输出端与第一导通晶体管的栅极连接，所述第一导通晶体管的漏极与第一电源线路连接而其源极连接到字线；所述一双控制信号的第二控制信号在第二逆变器的输入端被接收，所述第二逆变器的输出端与第二导通晶体管的栅极连接，所述第二导通晶体管的漏极与第二电源线路连接而其源极连接到字线。
3.根据权利要求1所述的行译码器电路，其特征在于所述的电路还包括一在字线的不被选状态时，将一偏压施加于字线之上的装置。
4.根据权利要求3所述的行译码器电路，其特征在于所述在字线的不被选状态时，将一偏压施加于字线之上的装置包括一第一偏压晶体管，在编程、或读取或核实操作期间，其接受在栅极端的第一补全选择信号及把所述偏压施加于不被选的行的字线上；一第二偏压晶体管，在擦除操作期间，其接受在栅极端的第二补全选择信号及把所述偏压施加于在一所选组中的不被选的行的字线上；以及一第三偏压晶体管，在擦除操作期间，其接受在栅极端的一偏压许可信号及把所述偏压施加于在一不被选组中的行的字线上。
5.根据权利要求1所述的行译码器电路，其特征在于所述字线的选择装置包括一选择逆变器，其在一输入端接受一行选择信号并在一输出端产生一倒置的行选择信号；以及一移位器电路，其接受所述行选择信号和所述倒置的行选择信号并产生一双补全选择信号。
6.根据权利要求5所述的行译码器电路，其特征在于将所述的一双补全选择信号供给所述字线驱动电路。
7.根据权利要求6所述的行译码器电路，其特征在于所述的字线驱动电路接受一双控制信号，每一控制信号彼此处在相反的逻辑状态，并且所述字线驱动电路包括一第一逆变器，其输入端接受所述一双控制信号的第一控制信号，而其输出端与第一导通晶体管栅极连接，所述第一导通晶体管的漏极与第一电源线路连接，而其源极连接到字线；以及一第二逆变器，其输入端接受所述一双控制信号的第二控制信号，而其输出端与第二导通晶体管栅极连接，所述第二导通晶体管的漏极与第二电源线路连接，而其源极连接到字线。
8.根据权利要求1所述的行译码器电路，其特征在于所述的编程电压范围在3伏特和12伏特之间。
9.根据权利要求1所述的行译码器电路，其特征在于所述的读取或核实电压范围在5伏特和6伏特之间。
10.根据权利要求1所述的行译码器电路，其特征在于所述字线的选择装置选取由字线驱动电路驱动由8行组成的一组。
11.根据权利要求1所述行的译码器电路，其特征在于所述的多存储单元是多级存储单元，其单个存储状态籍由一系行交替的编程和施加于与一所选存储单元的栅极作电耦合的字线上的读取或核实脉冲进行编程和核实。
全文摘要
本发明涉及一种存储器编程用的行译码器电路(14)。该行译码器电路包括，选择一待编程存储单元的字线的一选择装置(13)；一待编程存储单元的一字线；和为了对在字线(17)上的一所选存储单元的栅极提供编程电压或读取或核实电压，而在提供编程电压(V
文档编号G11C8/10GK1675718SQ03819561
公开日2005年9月28日 申请日期2003年4月14日 优先权日2002年6月18日
发明者D·I·马尼 申请人:爱特梅尔股份有限公司