专利名称：多端口存储单元的利记博彩app
技术领域：
本发明涉及一种多端口存储器阵列。具体地说，本发明涉及一种具有用来刷新各存储单元之刷新控制电路的多端口存储器阵列。
背景技术：
集成电路(IC)可以包括一个动态随机存取存储单元阵列。每个存储单元包括带有电荷的存储节点，所述电荷表示要存储的信息。存储节点内储存的电荷会因寄生电流路径的缘故而泄漏。在电荷泄漏到超过可由读出放大器测得的阈值之前就需刷新存储节点。在刷新周期内，读出、放大各存储单元中所存储的信息，并写回各存储单元中。
在各存储单元被刷新时，要防止访问所述阵列。这是因为刷新操作必须对整个存储器的访问分清次序，以确保维持各存储单元中存储的信息。比如，当既要访问又要刷新时，要使访问被延迟，直到完成刷新。因而，使性能受到刷新操作的不利影响。
从上面的讨论，需要提供一种减少刷新操作不利影响的存储器阵列。
发明内容
本发明涉及一种具有存储器阵列的集成电路。具体地说，本发明涉及提高存储器阵列的性能。按照一种具体实施例，一种存储单元阵列包括多个存储单元。所述阵列包括与各存储单元相连的第一和第二端口。读取操作期间，从一个端口读出数据。如果数据位于超高速缓冲存储器中，则由该超高速缓冲存储器提供数据。否则，从存储单元读取数据。刷新控制电路用于实行各存储单元内所存信息的刷新，这个刷新控制电路与所述阵列相连。刷新控制电路通过所述端口之一刷新各存储单元，同时，从超高速缓冲存储器读出数据。
另外，提供一种包含存储单元阵列的集成电路。所述阵列包括与每个存储单元相连的第一和第二端口；与该第一和第二端口相连的超高速缓冲存储器；其中，所述第一和第二端口包括地址接线端和数据接线端；以及与存储器阵列相连的刷新控制电路，用以实行各存储单元的刷新。按照一种具体实施例，所述刷新控制电路与第二端口相连，用以通过该第二端口控制对各存储单元的刷新操作。作为另外一种选择，使所述刷新电路与第一端口相连。按照另一种实施例，所述刷新电路既与第一端口也与第二端口相连，用以通过各端口控制刷新。
此外，还提供一种集成电路，所述集成电路包含具有多个动态存储单元的存储单元阵列；用以执行对至少一个存储单元访问的第一和第二端口；刷新控制电路，只要在保持(retention)时间间隔内便执行对各存储单元的刷新；与至少一个端口相连的超高速缓冲存储器；至少与各端口、超高速缓冲存储器以及存储单元阵列相连的切换装置；其中，操纵所述切换装置，以便响应读取操作，使所述存储单元阵列或超高速缓冲存储器中的任一个与至少一个端口相连。
本发明的存储器阵列还包括超高速缓冲存储器。所述超高速缓冲存储器与每个端口相连，并对来自从存储器读取的一个或多个地址位置的数据提供暂时存储。存在一定的可能性，即在很短的周期内可能再次需要一个地址，而这个地址已经通过比如一次读取访问而被访问过。比如，在执行一个程序环时，可能反复几次读取同一地址位置。在需要通过同一端口的读取和实行操作的情况下(比如冲突)，如果来自所需地址的数据存在于超高速缓冲存储器内，则可以免除等待的周期。这是因为在主存储器被刷新的同时，可由所述超高速缓冲存储器提供来自读取访问的数据。
按照一种具体实施例，所述超高速缓冲存储器包括多个静态存储单元，它们不需要被刷新。超高速缓冲存储器包括至少一个元件。一个元件包含链结在一起的标识符部分、地址部分和数据部分。当能够标识时，所述地址部分和数据部分包含有效数据。按照一种具体实施例，数据部分的尺寸为外部数据总线数据宽度。所述地址表示是那些数据内容被存储在数据部分的存储单元。如果能够标识(比如更新超高速缓冲存储器时)，与所述元件相关的地址为有效的，并且数据部分包含有效数据。
当收到读取命令时，存储器件首先将读取操作的地址与超高速缓冲存储器中各元件的所有地址部分中所存的地址相比较。最好使访问的地址与具有能被标识的各元件的地址部分相比较。如果所需的地址匹配，则从超高速缓冲存储器而不是从普通存储单元阵列读取数据。如果没有地址是匹配的，则从普通存储单元阵列重新得到数据。可与关于超高速缓冲存储器所实行的匹配操作并行地开始对存储单元阵列的访问。可以比普通存储单元阵列中的地址解码更快地实行地址匹配操作。按照一种实施例，当超高速缓冲存储器指示匹配时，停止普通的解码。
在关于普通存储单元阵列实行读取操作期间，一行的所有存储单元可以同时被启动。I/O数据总线宽度通常是普通存储单元阵列内的完整行的子集。在关于普通存储单元阵列实行读取操作期间，多余的存储单元受到限制，并且最后只选择数据信号的子集，发送到读取端口。这一过程消耗可观的电能；在超高速缓冲存储器中找到所要读出的数据时，这些电能是可以被节省下来的，相应地，使对普通存储单元阵列的存取被中途停止。
图1表示本发明一种实施例的存储器阵列的方框图；图2表示时间信号；图3表示本发明一种实施例的多端口存储单元。
具体实施例方式
图1中所示的存储器件包括具有多个存储单元的存储单元阵列10，所述各存储单元中存储有数字信息。按照一种实施例，所述各存储单元为双端口存储单元。具有其它数目端口(如单独一个或者多于2个)的存储单元也是实用的。对于双端口存储单元而言，每个单元与第一和第二位线以及第一和第二字线相连。所述阵列的各存储单元被排列成多个行和列，比如行11和列12。一行的各存储单元与第一和第二字线相连，一列的各存储单元与第一和第二位线相连。
对于DRAM单元而言，其中所储存的电荷通过泄漏电流而减少。为了不损失信息，周期性地刷新电荷。刷新操作由刷新控制电路50来控制。一个存储单元的两次刷新周期之间的时间被称为保持时间。
在这种双端口存储器阵列中，可以通过第一端口20或者通过第二端口30，实行对任何一个存储单元的存储访问。如图所示，每个端口都包含控制路径和数据路径。例如，所述控制路径接收启动或选择信号(CS)、读/写信号(R/W)和地址(ADR)信号，而数据路径包含数据输入信号和数据输出信号。虽然把数据输入信号路径和数据输出信号路径表示为分离的路径，但可以理解，通过使用双向数据信号路径，可将这些路径结合起来。
通过提供各种适宜的控制信号来选择端口。例如，若需要一个存取直通端口A，则随同适宜的R/W信号(如R/W＝1)和地址信息一起提供一个有效的CSA信号。根据所述地址信息，选择适宜的第一字线和第一位线。对于读取访问而言，从所述阵列把数据提供到数据输出路径上。可由R/W＝1表示读取访问。作为另一选择，可由R/W＝0表示读取访问。对于写入访问而言，关于路径中的数据提供数据。可由R/W＝0表示写入访问。作为另一选择，可由R/W＝1表示写入访问。类似地，可以提供对第二端口提供适宜的控制信号访问第二端口。
按照一种实施例，通过所述端口之一实行刷新操作。最好是只通过一个端口，如第二端口30，实行刷新操作。提供一种可借助任一路径而被刷新的存储器阵列也是实用的。
当同时开始存储访问和刷新操作时，会发生争用。按照惯例，为了保证在保存时间内刷新各存储单元，关于整个存储器访问，对刷新操作给予优先。直到完成刷新之前，使所述存储访问延迟一个等待周期。这使系统的性能下降。
按照本发明的一种实施例，通过提供具有超高速缓冲存储器40的阵列可以减少因冲突所致的性能退化。超高速缓冲存储器能够暂时存储从存储器阵列读出的数据。作为另一选择，超高速缓冲存储器能够提供对被写入所述阵列之数据的暂时存储。提供一个可以用作暂时存储从所述阵列读出和/或写入所述阵列之数据的超高速缓冲存储器也是实用的。超高速缓冲存储器40被连到第一和第二端口20和30的数据路径和地址路径。使所述超高速缓冲存储器连接到控制连接(如CS信号和/或RW信号)也是实用的。对于具有多于2个端口的存储器阵列而言，可使超高速缓冲存储器与所有端口相连或与一些端口相连。在另一种实施例中，所述存储器阵列包含单独一个端口阵列，这个端口阵列的端口与超高速缓冲存储器连接。
按照一种实施例，当通过一个端口实行读取操作时，包含超高速缓冲存储器40。首先，确定超高速缓冲存储器40中是否存在要从存储读出的数据。如果所述超高速缓冲存储器中包含这样的数据，则代替从所述阵列读取，而从超高速缓冲存储器40读取数据。可为超高速缓冲存储器提供选择电路，这个电路将数据选择地提供给端口A或者端口B的数据路径中的任何一个。
按照一种实施例，将超高速缓冲存储器设计成，使得能够比从存储单元阵列10的读取访问更快或者约为同样的时间而完成从该超高速缓冲存储器的访问。在比如读取访问期间，如果超高速缓冲存储器40中不存在从与访问相关的位置来的数据，则有如上述那样，从存储单元阵列10读取数据。按照一种实施例，在这样的读取访问期间，也将从存储器阵列10读取的数据并行地存入超高速缓冲存储器40中。存在一定的可能性，即在很短的周期内将再次访问已经被访问过的地址。例如，计算机程序常常执行循环操作，即重复地开始跨越同样的程序编码或数据操作。当需要一个前面已经通过读取操作而被访问过的地址时，则来自这个地址的的数据可能存在在所述超高速缓冲存储器中。如果这样的数据在超高速缓冲存储器中，则代替从存储单元阵列10，而由超高速缓冲存储器40提供数据。将被写入存储单元阵列10的数据并行地存储到超高速缓冲存储器40中也是实用的。
超高速缓冲存储器40包含至少一个超高速缓冲存储元件49。超高速缓冲存储元件包含标识符部分43、地址存储部分42，以及数据存储部分41。数据存储部分41的大小最好为输入/输出的字长。地址存储部分42存储与存储单元阵列10的地址相应的地址，存储单元阵列10的数据是数据存储部分41中数据的重复。标识符部分43表示相应的地址部分42和数据部分41是否包含有效信息。譬如，若标识符部分43存储一个“1”，则地址部分42和数据部分41包含有效数据(如有效超高速缓冲存储元件)。如果标识符部分43包含一个“0”，则相应的地址部分和数据部分是无效的(如无效的超高速缓冲存储元件)。可将元件数目设计成与应用的特殊需要相适应。元件的数目越多，所述超高速缓冲存储器包含所需数据的可能性越大，从而减少了刷新的冲突。不过，牺牲芯片的面积来达到更高的命中几率，会增加芯片的尺寸。最好把元件的数目选择在最佳的性能需求。
按照一种实施例，超高速缓冲存储器40包含环形计数器44。环形计数器被用于指向各超高速缓冲存储元件。所述环形计数器最好指向有效的超高速缓冲存储元件。比如，在要通过一个端口(如端口A)实行读取操作时，把要读取的存储单元的地址ADR提供给各种比较器45。在一种实施例中，比较器与每个端口相关联。例如，对于端口A的读取访问，应将ADR提供给比较器45a，或者对于端口B的读取访问，应将ADR提供给比较器45b。对两个端口都提供比较器也是实用的。所述地址比较器将这个地址与超高速缓冲存储器40中的所有地址相比较，由一个有效的标识符部分43表示所述超高速缓冲存储器40为有效的。在一种优选的实施例中，环形计数器44指向最近已经访问过的有效超高速缓冲存储元件(比如从它读取过或者对它写入过)。在每次没有导致发现匹配(失配)的比较之后，环形计数器指向下一个最近要被访问的有效超高速缓冲存储元件，直到所有的有效元件都得到比较，或者发现匹配(命中)。
超高速缓冲存储控制器51顺序执行这种关联或比较操作。如果确定一个命中，则数据路径控制电路150在超高速缓冲存储器与端口之间的给出路径选择，同时，取消选择存储器阵列与端口之间的数据路径。这就允许能够代替所述存储器阵列而从超高速缓冲存储器读取数据。为每个端口提供一个数据路径控制电路(比如对端口A提供电路150a，以及为端口B提供电路150b)。在一种实施例中，所述数据路径控制电路包括第一和第二转换开关146和46。第一转换开关与超高速缓冲存储器和端口之间的数据路径相连，而第二转换开关与所述存储器阵列和端口之间的数据路径相连。在一种实施例中，这些转换开关包括三态缓冲器。也可以采用其它种类的转换开关或多路复用转换器。
当转换开关被启动时，与之相连的数据路径与端口相连。未启动的转换开关不使它的相应数据路径与端口相连。在一种实施例中，第一和第二转换开关受互补控制信号H和/H的控制。由比如地址比较器与有效读取信号协同，产生所述互补控制信号。在一种实施例中，比较器对于端口A产生互补控制信号Har和/Har，以控制数据路径控制电路150a，而比较器对于端口B产生互补控制信号Hbr和/Hbr，以控制数据路径控制电路150b。
如上所述，存储单元阵列10的各存储单元连到两个端口20和30，通过此二端口可从各存储单元读取数据或者将数据写入各存储单元。在一种实施例中，也将第二端口30设计成用以刷新各存储单元。必须保证在保持时间间隔内对每个存储单元实行刷新，以使存储单元的存储节点中所储存的电荷总是足够多的，足以能被检测。因此，先行刷新对所有存储器的存取需求。在一种实施例中，当发生争用时(比如存储器存取和刷新都需要通过第二端口30)，则在通常情况下，对读取访问执行等待周期。当测得超高速缓冲存储命中时，可以消除这种等待周期。当端口20空闲时，可将刷新移位至端口20。可以与超高速缓冲存储命中操作或不中检测操作并行地实行解码操作。在一种实施例中，比对存储器阵列的存储访问更快地完成超高速缓冲存储命中的确定过程。这使得如果确定一次超高速缓冲存储命中，就能够对要被中断的存储器进行读取操作。借助与通过存储单元阵列10对存取的解码并行地通过超高速缓冲存储器40开始存取，如果在超高速缓冲存储器40中没有发现数据，则存取时间不会损失。
按照一种实施例，解码过程包括两个阶段。第一阶段用于解码过程本身。第二阶段被用于驱动各个字线。第一阶段与超高速缓冲存储命中/不中检测操作并行地进行解码操作。如果测得超高速缓冲存储命中，则停止驱动各个字线。这有利于减少能量的消耗。
参照图2，表示保持时间的一个举例。保持时间R是一段间隔，其间，应该发生存储单元的同一行的另一次刷新。例如，保持时间间隔R具有有效的刷新时间，其间，刷新地址计数器增加存储单元阵列10的行地址，并产生适宜的控制信号，用以检测、读取、放大各存储单元的信息，并将其回写到被刷新的行。通过存储单元阵列的第二端口30，例如，通过图3中存储单元110的字线116、位线117和选择晶体管115，实行这种刷新操作。当在时间间隔R1期间通过端口30从外部系统环境请求读取访问时，必须使所述读取访问延迟，直到完成刷新操作。按照本发明，如果测得超高速缓冲存储命中，则延迟读取请求，并可与刷新操作并行地实行读取请求。在时间间隔R2期间，不进行刷新，可通过端口20或30中的任一个访问，而不会与刷新操作冲突。例如对整个保持时间间隔R均等分隔，对于描述刷新也是实用的。
图3表示本发明一种实施例的存储单元。如图所示，存储单元包括存储节点111，其中存有表示信息的电荷。所述存储节点为一晶体管，其栅极与一实际基准电位，如VDD相连。存储晶体管111的漏-源路径的一侧与第一选择晶体管112相连。第一选择晶体管112的栅极与第一字线113相连，而第一选择晶体管112的漏-源路径的一端与第一位线114相连。存储晶体管111的漏-源路径的另一端与第二选择晶体管115相连。第二选择晶体管115的栅极与第二字线116相连，而第二选择晶体管115的漏-源路径的一端与第二位线117相连。可以通过第一选择晶体管112，或者作为选择，通过第二选择晶体管115访问存储节点111。
由于已经参照各实施例特别地表示和描述了本发明，对于那些熟悉本领域的人员将能理解，可对本发明进行各种改型和变化，而不致脱离其精髓和范围。于是，应该参照所附各权利要求以及它们的等价范围而不是参照上述描述确定本发明的范围。
权利要求
1.一种集成电路，它包括存储单元阵列，该阵列具有多个存储单元；第一和第二端口，所述每个存储单元与该第一和第二端口相连；与所述第一和第二端口相连的超高速缓冲存储器，其中，在通过所述第一和第二端口之一，经一个所述存储单元发生的读取操作期间，如果确定所述超高速缓冲存储器包含所述一个存储单元中储存的数据，则从所述超高速缓冲存储器读出所述一个存储单元中储存的数据；以及刷新控制电路，实行所述各存储单元内所存信息的刷新，所述刷新控制电路通过一个所述端口刷新各存储单元，同时读出所述超高速缓冲存储器的数据。
2.如权利要求1所述的集成电路，其中，所述超高速缓冲存储器包括互相对应的标识符部分、地址部分和数据部分；所述标识符部分指示是否所述相应的地址部分和数据部分包含有效的地址值和数据值。
3.如权利要求2所述的集成电路，其中，所述第一和第二端口的每一个包含地址路径和数据读取路径；所述第一和第二端口的地址路径与所述超高速缓冲存储器的地址部分相连，而所述第一和第二端口的数据读取路径与所述数据部分相连。
4.如权利要求3所述的集成电路，其中，所述超高速缓冲存储器包括地址比较器，该比较器与所述第一和第二端口中的至少一个的地址路径相连。
5.如权利要求4所述的集成电路，其中，所述地址比较器被设计成用以使通过至少一个所述端口提供的地址与由所述地址存储器的地址部分提供的地址相比较，并且在匹配的情况下，设计成把相应的存储单元中所存储的数据输出给至少一个所述端口的读取路径上。
6.如权利要求5所述的集成电路，其中，在所述地址匹配的情况下，通过第二端口实行对存储单元阵列内的一行存储单元的刷新。
7.如权利要求1至6任一项所述的集成电路，其中，所述存储单元阵列的每个存储单元包括与所述第一端口相连的第一选择晶体管和与所述第二端口相连的第二选择晶体管，以及与所述第一和第二选择晶体管相连的存储节点。
8.如权利要求7所述的集成电路，其中，所述存储节点为一存储晶体管，所述存储晶体管的漏-源路径被连接在所述第一和第二选择晶体管之间，所述第一存储晶体管的控制接线端被接在基准电位。
9.一种集成电路，它包括存储单元阵列，该阵列具有多个动态存储单元；第一端口和第二端口，用于实行对至少一个所述存储单元的访问；刷新控制电路，只要在保持时间间隔内便实行对所述各存储单元的刷新；与至少一个所述端口相连的超高速缓冲存储器；开关元件，至少与所述一个端口、所述超高速缓冲存储器和所述存储单元阵列相连；以及所述开关元件工作，它响应读取操作，使所述存储单元阵列和所述超高速缓冲存储器中的任一个与至少一个所述端口连接。
10.如权利要求9所述的集成电路，其中，所述刷新控制电路实行刷新操作，同时通过至少一个所述端口实行从所述超高速缓冲存储器读取的操作。
11.如权利要求9所述的集成电路，其中，所述超高速缓冲存储器包含互相对应的标识符部分、地址部分和时间部分；所述标识符部分指示是否所述地址部分和数据部分包含有效的地址值和数据值。
12.如权利要求9所述的集成电路，其中，所述存储单元阵列的每个存储单元包括与所述第一端口相连的第一选择晶体管和与所述第二端口相连的第二选择晶体管，以及与所述第一和第二选择晶体管相连的存储节点。
13.一种集成电路，它包括存储单元阵列；与每个所述存储单元相连的第一端口和第二端口；与所述第一和第二端口相连的超高速缓冲存储器；所述第一和第二端口包含地址接线端和数据接线端；以及由一刷新控制电路控制所述第二端口，实行所述各存储单元的刷新。
14.如权利要求13所述的集成电路，其中，通过所述第二端口实行对一行存储单元的刷新，并且通过所述超高速缓冲存储器，与所述刷新操作并行地执行由所述第二端口接收的读取指令。
15.如权利要求13所述的集成电路，其中，所述存储单元阵列的每个存储单元包含与所述第一端口相连的第一选择晶体管和与所述第二端口相连的第二选择晶体管，以及与所述第一和第二选择晶体管相连的存储节点。
全文摘要
一种存储器阵列(10)包括多个具有第一端口(A)和第二端口(B)的动态型存储单元(110)。超高速缓冲存储器(40)与第一和第二端口的地址路径和数据路径相连。通过所述端口之一实行刷新操作。当通过一个端口实行刷新操作时，可以通过超高速缓冲存储器并行地实行读取操作。
文档编号G11C11/406GK1675717SQ03819167
公开日2005年9月28日 申请日期2003年8月29日 优先权日2002年9月26日
发明者拉杰·库马尔·贾殷 申请人:印芬龙科技股份有限公司