专利名称：一用于高面积效率的新资料路径架构的利记博彩app
技术领域：
本发明是有关于一种「动态随机存取记忆体」(DRAM，Dynamic Random AccessMemory)，尤其是一种有关于DRAM的资料路径架构。
背景技术：
到目前为止，主要的设计功夫均导向用于记忆体阵列单元的芯片面积的最小化。与此项技艺相关的人士已提出若干解决方案，这其中包含藉由减少布局上所需电路的数目来缩小整体芯片面积的电路设计技巧。以下几个发明说明了积体电路记忆体在符合最小间距的要求下如何增加记忆体容量。
美国专利5,774,408(Shirley)教导一DRAM架构，其感测放大器是与各记忆体单元共用。该发明藉由配置感测放大器来缩减芯片面积的方法以缩小布局面积。这些感测放大器是布局在记忆体阵列部分之间的一区域，而这些记忆体阵列部分包含若干个记忆体单元，而其中每一该记忆体单元是以「交替的序列数位线对」(alternating sequenced digitline pairs)而耦合至一数位线(digit line)。
美国专利5,966,338(Liu et al.)，显示出一将位元线上的感测放大器交错安排配置的DRAM，此配置是利用共用感测放大器来完成。外部感测放大器包括输出端，此输出端是以成对而短路在一起。与常见技术不同的是，该发明是利用一输入/输出的资料路径架构，经由该阵列来缩时间的延迟，并简化输入/输出的资料路径(I/O data path)。
随机存取记忆体(RAM)，例如动态随机存取记忆体(DRAM)，静态随机存取记忆体(SRAM)，及唯读存储器(ROM)的一般架构显示在图1a-图1c。如图1a所示，一记忆体积体电路具有多个独立的记忆体阵列单元(MAU)，每一记忆体阵列单元由多组记忆体区块MB<0>，…，MB<n>所组成。记忆体区块MB<R>的作用如一多余的或备用的区块，可被安置来替代剩下的记忆体区块中MB<C>，…，MB<n>未作用的区域。
主资料线的感测放大器组(MDQSA)从被选定的记忆体区块MB<0>，…，MB<n>将记忆体资料信号加以感测，放大，并将记忆体资料的信号转换成可被该记忆体积体电路中的110电路所接受的信号位准。在主资料线感测放大器组(MDQSA)的主资料线感测放大器中，每一该主资料线感测放大器的输入端为「一对主资料线」(a pair of main data lines)(MDQ)，此「一对主资料线」是连接至每一该记忆体区块MB<0>，…，MB<n>。
每一该记忆体区块(memory block)MB<0>，…，MB<n>划分为一组记忆体区段(memorysegment)MSEG<0>，…，MSEG<n>。如图1b所示，每一该记忆体区段由数个子阵列所构成。图1c说明每一该记忆体子阵列的架构则是由记忆体单元以行列形式配置而成的一阵列。一组位元线感测放大器SA则环绕在此阵列周围。每一该位元线感测放大器输出的信号通过位开关BS1，…，BSn耦合至一对当地资料线LDQ1，…，LDQ4。当地资料线LDQ1，i…，LDQ4依次有选择性地耦合信号至主资料线MDQ1，…，MDQ4，并且以此方式将信号耦合至主资料线感测放大器。
主资料开关MDSW1，…，MDSWN提供连接当地资料线LDQ1，…，LDQ4至主资料线感测放大器的选择性。如图，对每一该记忆体区块MB<G>，…，MB<n>而言，每一该主资料线MDQ1，…，MDQ4经过一主资料开关MDSW1，…，MDSWN连接至当地资料线LDQ1，…，LDQ4。当选择到一记忆体区块MB<0>，…，MB<n>中的记忆体单元时，适当的位元开关BS0，…，BSn及适当的主资料开关MDSW1，…，MDSWN会产生动作以确保选到的记忆体单元可耦合信号至主资料线感测放大器MDQSA。
为了避免选择到的资料单元的记忆体资料信号的错误，位元开关BS0，…，BSn和主资料开关MDSW1，…，MDSWN必须产生动作以确保只有一记忆体单元可将信号耦合至一主资料线感测放大器。
每一子阵列中记忆体单元的列(row)是藉由字元组线控制信号WL0，WL1，…，WLi来产生动作。
减低每一位的记忆体成本的重要性，已导致对更简单，更小面积的记忆体单元的持续探索，使记忆体单元能更密集地封装在一芯片上。如果动态金氧半导体(MOS)电路的概念被采用的话，就可设计出具有降低复杂性、减少面积，和降低功率的消耗的记忆体单元。动态单元一般皆储存二进位资料于一电容器内。由于正常的漏电流会快速地移除储存的电荷，因此动态记忆体需要周期性地恢复储存的电荷。本发明可藉由一额外的电路设计技巧，进一步来缩减所需的芯片面积。
发明内容
因此，本发明的目的之一是提供一DRAM资料路径架构，藉由相邻单元间可共用主资料(MDQ)感测放大器来使芯片面积最小化，因此与先前技术相较，可简化资料路径。此方法是使用一具更少的MDQ感测放大器和更少的独特的主资料输入/输出(MDQ)线的DRAM记忆体阵列来达成。该DRAM资料路径架构是使用记忆体子阵列来限制列位址线的长度，并使用列位址解码的方式来将这些记忆体子阵列定址。
以上所述者和其它目的、实施样态、以及优点，在经过本发明参考以下图示以一较佳实施例的详细解说后当更能明了。
图1a为常见一包含多个独立记忆体单元的记忆体积体电路的示意图。
图1b为常见一包含多个子阵列的记忆体的示意图。
图1c为常见记忆体子阵列的详细示意图。
图2a为一非同步DRAM系统的方块图，以帮助于了解一典型的记忆体组织。
图2b为一异步DRAM读取循环的调时示意图。
图3为一常见资料路径架构的示意图。
图4为一本发明提出利用共用感测放大器的资料路径架构的示意图。
具体实施例方式
图2a代表一由两半32K DRAM单元210及220组成的64K动态随机存取记忆体(RAM)。为了限制列及行的延迟，芯片被组织成记忆体子阵列，每一该子阵列拥有其感测放大器230。不管任何其它的动作，每一资料单元在至少在每数个毫秒钟需要恢复一次。利用至少这样的动作频率经常存取每一列，可以避免储存资料的遗失。图2a说明「列和行位址」如何透过一组引脚(pin)240来产生多功的动作。图2b所示，读取循环调时图250说明了「列和行位址」恢复储存电荷的调时动作。在每一列存取期间，感测放大器执行「重新产生储存信号位准」的功能。虽然图2b说明了一非同步动态随机存取记忆体(DRAM)系统的调时图，尤其是关于列及行位址的功能，但是本发明的范围也涵盖同步DRAM。
图3为常见技术的资料路径架构的示意图。一读取循环过程如下。列的选择藉由字元组线(WL)305的列位址(RA＝0，1，2…)来完成。位元线对沿着一给定的字元组线储存当地资料线(LDQ和LDQ相反端)。DRAM单元的一字元组线的选择导致资料被传输至DRAM单元的位元线，此过程包含电压位准的电容性的衰减。每一该位元线包含当地位元线感测放大器(BLSA)，如310电路，此感测放大器用来抓取电压中相对地小变化，并恢复到1或0的电压位准。320的位元开关(BS)成对地用来选择位元线资料，并传输此资料至330当地线资料。340的主资料线开关(MDQSW)从当地资料线选择信号资料，并利用350的主资料感测放大器(MDQSA)对每一该主资料输入及输出信号再一次放大。字元组线的列位址的高位址位元用来选择一特定的记忆体区域。例如，每一该子阵列将位址RA0至RA8当作该范围内的一位址，且高位址位RA9用来译码该子阵列。
图4显示本发明用以达成更高面积效率的DRAM的新资料路径架构。一具有相似的读取循环，所不同的是，现在该字元组线列位址(RA)的高位址位元是用来控制在相邻单元间共用的感测放大器(MDQSA’s)410。主资料线开关(MDQSW)420是从当地资料线选择信号资料，并以主资料感测放大器(MDQSA)410再一次将其放大。位址RA0至RA8仍被当作每一该子阵列范围内的一位址，而高位址位元RA9则用来控制所选择的主资料线对(pair of main data lines selected)。字元组线列位址(RA)的高位址位元是用来藉一控制开关的方法来选择一特定的主资料感测放大器(MDQSA)。感测放大器不但可用于新的子阵列的多功，而且也可以用于资料输入/输出(MDQ’s)的多功。如此的结果可导致一所需电路数目显著的减少(只要一半的感测放大器和一半的MDQ线)，也因此缩小芯片总面积。
以上所述，仅为本发明的一较佳实施例而已，并非用来限定本发明实施的范围。即凡依本发明权利要求范围所作的均等变化与修饰，皆为本发明专利范围所含盖。
图号说明210 32K DRAM单元220 32K DRAM单元230 子阵列感测放大器240 列位址及行位址定址引脚250 读取循环时间305 字元组线310 位元线感测放大器320 位元开关330 当地资料线 340 主资料线开关350 主资料感测放大器410 主资料感测放大器420 主资料线开关
权利要求
1.一种动态随机存取记忆体(DRAM)资料路径电路系统，包括一记忆体单元阵列；一附加在每一该记忆体单元的位元线；一附加在每一该记忆体单元的字元组线；一连接到每一该位元线的位元线感测放大器；一位元开关，连接位元线感测放大器的输出端至一当地资料线；一当地资料线开关，连接多个当地资料线至一主资料线；一连接到该主资料线的主资料线感测放大器；及一连接到每一该主资料线感测放大器的主资料线开关。
2.如权利要求1所述的一种DRAM资料路径电路系统，其特征在于其中该记忆体单元阵列储存1和0，且配置为一或多个子阵列。
3.如权利要求1所述的一种DRAM资料路径电路系统，其特征在于其中该位元线连接至每一该记忆体单元以达到从记忆体单元传送写入资料或取回读取资料的目的。
4.如权利要求1所述的一种DRAM资料路径电路系统，其特征在于其中该字元组线附加到每一该记忆体单元，以用来定址和存取记忆体单元以便读取或写入单元。
5.如权利要求1所述的一种DRAM资料路径电路系统，其特征在于其中该位元线感测放大器是用来感测是否该位元线存在一可指示出逻辑′1′或逻辑′0′的电压位准。
6.如权利要求1所述的一种DRAM资料路径电路系统，其特征在于其中该一位元开关连接该位元线感测放大器的输出端至一当地资料线。
7.如权利要求1所述的一种DRAM资料路径电路系统，其特征在于其中该当地资料线提供比位元线的全补数(full complement)更少的导线来绕线以便节省半导体面积。
8.如权利要求1所述的一种DRAM资料路径电路系统，其特征在于其中该当地资料线开关连接多个当地资料线至一主资料线以便节省半导体面积。
9.如权利要求1所述的一种DRAM资料路径电路系统，其特征在于其中该当地资料线提供比位元线的全补数更少的当地资料线来绕线以便节省半导体面积。
10.如权利要求1所述的一种DRAM资料路径电路系统，其特征在于其中该主资料线感测放大器是连接至主资料线。
11.如权利要求1所述的一种DRAM资料路径电路系统，其特征在于其中该主资料线开关是连接至每一该主资料线感测放大器以达到多功合成两个或多个主资料线到个别的主资料线感测放大器，以便节省半导体面积。
12.如权利要求1所述的一种DRAM资料路径电路系统，其特征在于其中一列位址解码器是用来将一记忆体位址汇流排转换成列位址上的字元组线信号。
13.如权利要求1所述的一种DRAM资料路径电路系统，其特征在于其中一行位址解码器是用来将一记忆体位址汇流排转换成行位址上的字元组线信号。
14.如权利要求1所述的一种DRAM资料路径电路系统，其特征在于其中一记忆体的资料输入汇流排和资料输出汇流排被多功合成至一单一的资料汇流排上，以便节省半导体面积。
15.一种设计一DRAM资料路径的方法，用来缩小电路密集度，该方法包括以下步骤包含一记忆体单元阵列；附加位元线至每一该记忆体单元；附加字元组线至每一该记忆体单元；将位元线感测放大器连接至每一该位元线；将位元开关从位元线感测放大器的输出端连接至一当地资料线；将当地资料线开关从多个当地资料线连接至一主资料线；连接一主资料线感测放大器至该主资料线；及连接主资料线开关至每一该主资料线感测放大器。
16.如权利要求15所述的一种设计一DRAM资料路径的方法，其特征在于其中记忆体单元的该阵列的设计包含储存1和0且配置成一个或多个子阵列。
17.如权利要求15所述的一种设计一DRAM资料路径的方法，其特征在于其中该位元线的设计包含将该位元线连接至每一该记忆体单元，以用来传送写入资料或取回来自记忆体单元的读取资料。
18.如权利要求15所述的一种设计一DRAM资料路径的方法，其特征在于其中该字元组线的设计包含将该字元组线附加至每一该记忆体单元，以用来定址和存取记忆体单元，以便读取或写入单元。
19.如权利要求15所述的一种设计一DRAM资料路径的方法，其特征在于其中该位元线感测放大器的设计包含感测该位元线是否存在一可指示出逻辑′1′或一逻辑′0的电压位准。
20.如权利要求15所述的一种设计一DRAM资料路径的方法，其特征在于其中该位元开关的设计包含连接该位元感测放大器的输出端至一当地资料线。
21.如权利要求15所述的一种设计一DRAM资料路径的方法，其特征在于其中该当地资料线的设计包含以比位元线的全补数更少的导线来绕线，以便节省半导体面积。
22.如权利要求15所述的一种设计一DRAM资料路径的方法，其特征在于其中该当地资料线开关的设计包含连接多个当地资料线至一主资料线，以便节省半导体面积。
23.如权利要求15所述的一种设计一DRAM资料路径的方法，其特征在于其中该主资料线的设计包含以比位元线的全补数更少的导线来绕线，以便节省半导体面积。
24.如权利要求15所述的一种设计一DRAM资料路径的方法，其特征在于其中该设计主资料线感测放大器的设计包含连接该主资料线感测放大器至主资料线。
25.如权利要求15所述的一种设计一DRAM资料路径的方法，其特征在于其中该主资料线开关的设计包含连接该主资料线开关至每一该主资料线感测放大器，以达到多功合成两个或更多的主资料线至个别的主资料线感测放大器，以便节省半导体面积。
26.如权利要求15所述的一种设计一DRAM资料路径的方法，其特征在于其中该一列位址解码器的设计包含利用列位址解码器来将一记忆体位址汇流排转换成列位址字元组线信号。
27.如权利要求15所述的一种设计一DRAM资料路径的方法，其特征在于其中一行位址解码器的设计包含利用该行位址解码器以将一记忆体位址汇流排转换成行位址信号。
28.如权利要求15所述的一种设计一DRAM资料路径的方法，其特征在于其中一记忆体资料输入汇流排和资料输出汇流排的设计包含多功合成至一单一资料汇流排上，以便节省半导体面积。
全文摘要
本发明揭露一种特别的DRAM资料路径架构。此资料路径架构以共用MDQ感测放大器的方式，简化了记忆体子阵列的电路设计。用更少的MDQ感测放大器及更少的独特的MDQ线而可缩减芯片布局面积。字元组线的列位址的高位址位元可藉由一控制开关的方法来选择一特定的主资料感测放大器。不仅新的子阵列的感测放大器可多功，且资料的输入/输出(I/O)也可多功，此方法可显著地减少所需电路的数目。
文档编号G11C7/06GK1601651SQ0314340
公开日2005年3月30日 申请日期2003年9月26日 优先权日2003年9月26日
发明者夏濬, 王明弘, 沈俊吉 申请人:钰创科技股份有限公司