专利名称：存储器设备与存储器系统的利记博彩app
技术领域：
本发明涉及高速操作的存储器设备及包括多个这种存储器设备的存储器系统。
背景技术：
近来，存储器设备是高度集成的，同时研制出在高速与低信号幅值上操作这些存储器设备的接口。作为这种接口的标准，提出了SSTL(短柱(Stub)系列终止逻辑)建议。为了高速操作作为存储器设备之一的DRAM(动态随机存取存储器)，也提出了DDR(双数据率)解决方法的建议，其中通过与每一时钟的前沿与后沿两者同步执行数据输入/输出能加倍数据率。
执行上述操作的存储器系统具有互相之间留有空间地将多个存储器模块互相并联布置在母板上的结构。在这一情况中，这些存储器模块是分别通过多个连接器安装在母板上的。为了将各存储器模块固定在母板上，各连接器具有接纳存储器模块的槽。各槽中，布置了多个端点P1用于与存储器模块电连接。另一方面，存储器模块设置有多个存储器设备及安装在其正面与/或背面上的诸如寄存器等多个缓冲器。这些存储器设备与寄存器是通过形成在存储器模块的端部上的多个接线端电连接在连接器上的。
这种类型的存储器系统之一还包括安装在母板上来控制存储器模块上的存储器设备的称作芯片组的控制器。在这一存储器系统中，在母板上布置数据总线、命令地址总线、及时钟总线(在下面的描述中可将这些总线集体与简单地称作总线。通过这些总线，将控制器电连接在存储器模块上的存储器设备与寄存器上。
例如，上述总线是以下述方式连接的。将来自控制器的数据总线与时钟总线直接连接在存储器模块上的存储器设备上。另一方面，通过寄存器将命令地址总线连接在存储器模块上的存储器设备上。
再者，按照SSTL标准的存储器系统具有在其中将各存储器模块中作为存储器设备的DRAM通过短柱p1连接在连接器上的结构。作为特例，公开了一种存储器系统，其中将作为存储器设备的DRAM安装在插入连接器槽中的存储器模块的两面上。通过短柱将安装在存储器模块两面上的DRAM连接在数据总线上。
对于这种类型的存储器系统，考虑向时钟总线提供具有100MHz或以上(例如133MHz)的频率的时钟以便高速执行输入/输出。在这一情况中，如果采用DDR，读/写时的数据率不低于200MHz。最近，要求在200至400MHz的时钟频率上操作各存储器模块。在这一情况中，数据率高达400至800MHz。
参见
图1，将对相关存储器系统进行描述。该图中所示的存储器系统包括安装在母板(未示出)上的存储器控制器21、插在母板上的多个槽(未示出)中的多个存储器模块201与202、用于生成写时钟的时钟发生器101、及用于生成读时钟的时钟发生器102。安装在母板上的各存储器模块201与202设有多个DRAM。各槽中布置有连接器(未示出)。在所示的实例中，DRAMf与DRAMr是分别布置在各存储器模块的正与背面上的。各DRAMf与DRAMr是通过连接器上的短柱与存储器模块连接在数据总线DB、命令地址总线CD、写时钟总线WB、及读时钟总线RB上的。
各总线在存储器模块上分支以便连接到形成在各存储器模块201与202的正面与背面上的DRAMf与DRAMr上。在所示的实例中，命令地址总线CB包含控制信号线用于传输与接收终止控制信号。写时钟总线WB提供有来自时钟发生器101的写时钟。另一方面，读时钟总线RB提供有来自时钟发生器102的读时钟。存储器控制器21通过数据总线DB及命令地址总线CB连接在各DRAMf与DRAMr上。
所示的存储器系统具有大容量并能高速操作。如图中所示，在存储器系统中。数据总线DB的一端连接在控制器21上。另一方面，另一端，即数据总线DB的远端，连接在作为终止元件的终止电阻器(未示出)上。在终止电阻器上作用有来自终止电源(未示出)的电压。然而，在上述存储器系统中，其中的DRAM是连接在各连接器及各短柱上分支的数据总线DB上的，只在数据总线DB的远端上终止，由于从数据总线DB的线路阻抗的不匹配导致的信号反射而带来信号质量的不可忽视的恶化。因此，发现上述终止方案不能对付高速操作的存储器系统。
发明概述本发明的目的为提供包括以分支配置连接在数据总线上的多个存储器设备的存储器系统，它能通过有效地防止数据总线与各存储器设备之间的反射而在高速上从存储器设备读取数据。
本发明的另一目的为提供能进行适应读状态或写状态的抗反射控制的存储器设备。
按照本发明的一个方面，提供了要连接在数据总线上的存储器设备，该存储器设备包括用于可控地终止该存储器设备的有源终止电路及用于可控地将有源终止电路置于电活跃状态或电不活跃状态的控制电路。
例如，控制电路响应从存储设备外部提供的终止控制信号将有源终止电路置于活跃状态或不活跃状态中并在存储器设备中产生数据输出允许信号。控制电路从该终止控制信号产生内部终止控制信号及数据输出允许信号。在这一事件中，该控制电路包括提供有该终止控制信号及用于与时钟信号同步接收该终止控制信号的时钟信号的接收器、及用于响应接收器所接收的终止控制信号产生内部终止控制信号与数据输出允许信号的终止控制部件。此外，该控制电路可包括用于接收与时钟信号同步的终止控制信号的接收器、及用于响应接收器所接收的终止控制信号及数据输出允许信号产生该内部终止控制信号的终止控制部件。
此外，该控制电路响应来自存储器设备外部的将有源终止电路置于活跃状态或不活跃状态中的终止控制信号、存储器设备中产生的数据输出允许信号、及减低功率消耗信号产生该内部终止控制信号。
有源终止电路包括沟道(或导电)类型互相不同的一对晶体管、串联在晶体管之间的电阻器电路、及连接在晶体管之一上的反相器。通过导通与断开晶体管，将存储器设备置于活跃状态或不活跃状态中。
按照本发明的另一方面，提供了包括连接在单一数据总线上的多个存储器设备的存储器系统，其中各该存储器设备包括用于在发送数据到数据总线上时及从外部接收终止控制信号时产生指示不活跃状态的内部终止控制信号的控制电路、以及当内部终止控制信号指示不活跃状态时保持在不活跃状态中的终止电路。在这一情况中，该存储器系统进一步包括连接在数据总线上并通过控制信号线连接在各存储器设备上的存储器控制器。该存储器控制器包括在访问存储器设备时有选择地置于活跃状态或不活跃状态中的终止电路。
按照本发明的又另一方面，提供了包括连接在单一数据总线上的多个存储器设备及通过该数据总线连接在存储器设备上的存储器控制器，其中该存储器控制器包括在访问存储器设备时有选择地置于活跃状态或不活跃状态中的终止电路及用于在访问存储器设备时发布终止控制信号到存储器设备的控制单元，各存储器设备包括响应来自存储器控制器的终止控制信号产生内部终止控制信号的控制电路及当该内部终止控制信号指示不活跃状态时置于不活跃状态中的有源终止电路。存储器控制器包括用于在发布读命令或写命令给存储器设备中特定的一个时产生请求将连接在数据总线上的存储器设备的有源终止电路置于活跃状态中的终止控制信号的装置。在产生读命令时将存储器控制器的终止电路置于活跃状态中，而在产生对特定存储器设备的写命令及将数据写入该特定存储器设备时置于不活跃状态中。
在接收读命令时，该特定存储器设备的控制电路从存储器控制器接收指示活跃状态的终止控制信号，并在从该特定存储器设备读取数据时将指示不活跃状态的内部终止控制信号发送给该特定存储器设备的有源终止电路。另一方面，当接收到写命令时，在将该特定存储器设备的有源终止电路保持在活跃状态中的同时，将数据写入该特定存储器设备。
按照本发明的又另一方面，提供了存储器系统的终止控制方法，该存储器系统包括连接在单一数据总线上的多个存储器设备及通过数据总线连接在存储器设备上的存储器控制器，该方法包括下述步骤从存储器控制器发布读命令给存储器设备中特定的一个，在发布读命令时将存储器控制器的终止电路保持在活跃状态中，在发布读命令时及响应该读命令从该特定存储器设备的数据读操作期间将除外该特定存储器设备的其它存储器设备中的有源终止电路保持在活跃状态中，以及在发布读命令时及响应该读命令从该特定存储器设备的数据读操作期间将该特定存储器设备的有源终止电路保持在不活跃状态中。
终止控制方法进一步包括下述步骤发布写命令给特定存储器设备，在发布该写命令时及输出写数据期间，将存储器控制器的终止电路保持在不活跃状态中，以及在发布写命令时将包含该特定存储器设备在内的存储器设备的有源终止电路保持在活跃状态中。
附图描述图1为描述相关存储器系统的视图；图2为按照本发明的一个实施例的存储器系统的框图；图3为描述读操作期间图2中所示的存储器系统的终止控制的一个实例的定时图；图4为用在图2中所示的存储器系统中的DRAM的框图；图5为描述在读操作期间图2中所示的存储器系统的终止控制的另一实例的定时图；图6为描述在写操作期间图2中所示的存储器系统的终止控制的一个实例的定时图；图7为描述在写操作期间图2中所示的存储器系统的终止控制的另一实例的定时图；图8为描述对存储器设备(DRAM)的各种组合的写操作期间的存储器系统的终止控制的视图；图9为描述对存储器设备(DRAM)的各种组合的读操作期间的存储器系统的终止控制的视图；图10为适应于在一个实施例的存储器系统中与时钟异步执行终止控制操作的DRAM的框图；图11为按照本发明的另一实施例的存储器系统中的终止控制的定时图；图12为适应于执行图11中所示的终止控制操作的DRAM的一个实例的框图；以及图13为适应于执行图11中所示的终止控制操作的DRAM的另一实例的框图。
发明详述参见图1，将对按照本发明的一个实施例的存储器系统进行描述。该存储器系统包括布置在母板(未示出)上并分别具有多个槽Slot 1与Slot 2的多个连接器(未示出)以及分别插入槽Slot 1与Slot 2中的多个存储器模块201与202。存储器模块201与202设置有作为存储器设备安装在其正面与背面上的DRAM1、DRAM2、DRAM3及DRAM4。具体地，DRAM1与DRAM3分别安装在存储器模块201与202的正面上，而DRAM2与DRAM4则分别安装在存储器模块201与202的背面上。在母板上，与连接器一起安装存储器控制器21。
存储器控制器21通过单一数据总线22连接在存储器模块201与202的DRAM1、DRAM2、DRAM3、及DRAM4上。如从图中所见，一对DRAM1与DRAM2及一对DRAM3与DRAM4分别通过连接器的槽Slot1与Slot2连接在数据总线22上。存储器控制器21通过控制信号线25连接在DRAM1、DRAM2、DRAM3、及DRAM4上。
存储器控制器21包括用于发布终止控制信号给控制信号线25的控制单元211、用于在执行数据写操作时发布数据给数据总线22的驱动器212、用于在执行数据读操作时接收来自数据总线22的数据的接收器220、以及在从DRAM1、DRAM2、DRAM3、及DRAM4读取数据的情况中被置于操作状态中的终止电路213。驱动器212与接收器220在控制单元211的控制下有选择地连接在终止电路213上，如下面将要描述的。
存储器控制器21的终止电路213包括与连接在一系列电阻器216与217的两端上的N沟道与P沟道MOS晶体管218与219串联的一对电阻器216与217。该N沟道MOS晶体管218具有接地的源极。该P沟道MOS晶体管219具有提供有电源电压VDQ的源极。电源电压VDQ是对提供给作为存储器设备的各该DRAM1、DRAM2、DRAM3、及DRAM4的电源电压公用的。在所示的实例中，将电阻器216与217之间的公共连接点连接在数据总线22上。如果电阻器216与217的电阻互相互等，数据总线22终止在VDQ/2的终止电压上同时导通MOS晶体管218与219。MOS晶体管218与219是响应来自控制单元211的控制信号导通与断开的。
另一方面，图2中所示的DRAM1、DRAM2、DRAM3与DRAM4具有相同的结构。因此，只用示例方式对DRAM1的结构进行描述。这里假设读命令或写命令是发布给DRAM1的。
DRAM1包括用于发送读数据到数据总线22的驱动器31、配置在DRAM1内部的有源终止电路32、用于控制该有源终止电路32的终止控制块33、及用于接收来自数据总线22的写数据的接收器34。如下面要说明的，驱动器31与接收器34是在终止控制块33的控制下有选择地连接到有源终止电路32上的。
DRAM1响应读或写命令产生输出允许信号。提供了来自DRAM1外部的终止控制信号及DRAM1中响应读或写命令产生的输出允许信号，终止控制块33产生发送给有源终止电路32的内部终止控制信号ITC。
图2中所示的各DRAM中的有源终止电路32包括N沟道MOS晶体管321、P沟道MOS晶体管322、反相器323、及互相串联在MOS晶体管321与322之间的一对电阻器324与325。将电阻器324与325的公共连接点与驱动器31及接收器34一起连接在数据总线22上。P沟道MOS晶体管322具有提供有来自用于该DRAM1的存储器部件的电源的电源电压VDQ的源极。从而，有源终止电路32使用与存储器部件公用的电源而不需要用于该终止电路的专用电源。
这里假设电阻器324与325的电阻互相相等。如上所述，电阻器324与325之间的公共连接点连接在数据总线22上。当MOS晶体管321与322导通时，电源电压VDQ被电阻器324与325分压从而将终端电压VDQ/2提供给数据总线22。从而，在将有源终止电路32置于活跃状态，即有效状态的情况中时，数据总线22终止在电压VDQ/2上。另一方面，当MOS晶体管321与322断开时，将有源终止电路32置于不活跃状态，即要断开的无效状态中。
此外参见图3，下面对将读命令(RED)提供给图2中所示的DRAM1的情况进行说明。虽然图中未示出，各DRAM通过时钟总线提供有时钟。这里假设在所示的实例中，采用在各时钟的前沿与后沿上读或写数据的所谓DDR技术。
首先，考虑不访问DRAM1时的状态。终止控制块33发送具有低(L)电平的内部终止控制信号ITC给有源终止电路32将MOS晶体管321与322断开。结果，将有源终止电路32置于不活跃状态中。这同样适用于作为其余存储器设备的所有DRAM2、DRAM3、及DRAM4。另一方面，因为MOS晶体管218与219响应控制信号导通而将终止电路213，即存储器控制器21中的终止元件保持在活跃状态中。结果，将数据总线22维持在终端电压(VDQ/2)上。从而在这一不访问状态中，DRAM1、DRAM2、DRAM3、及DRAM4中的有源终止电路32并不消耗电流，因此能节省作为总体的存储器系统中所需的电功率。
同时在发布读命令(RED)并通过命令总线(未示出)发布给DRAM1时，存储器控制器21的控制单元211将高(H)电平的终止控制信号发送给控制信号线25。结果，将H电平的终止控制信号提供给连接在控制信号线25上的DRAM1、DRAM2、DRAM3、与DRAM4的终止控制块33。
响应来自存储器控制器21的H电平终止控制信号，将H电平给予各该DRAM1、DRAM2、DRAM3、及DRAM4中的内部终止控制信号ITC。这一状态示出在图3中的@DRAM1与@DRAM2-4中。结果，将所有DRAM1、DRAM2、DRAM3、及DRAM4中的有源终止电路32，即它们的终止元件置于活跃状态中。
当将有源终止电路32置于活跃状态中时，经过了预定的等待时间之后，提供有读命令的DRAM1将读数据发送到数据总线22上。在发送读数据之前，DRAM1在图3中的@DRAM1中所示的终止控制块33的控制下将有源终止电路32置于不活跃状态(L电平)中，并使输出允许信号@DRAM具有H电平。当给予输出允许信号H电平时，便与时钟同步给予DRAM1中的存储器元件的输出控制信号H电平。
另一方面，当给予输出允许信号H电平时，给予内部终止控制信号ITCL电平。对有源终止电路32的控制操作是通过使内部终止控制信号ITC具有L或H电平而由DRAM1中的终止控制块33进行的。
当给予存储器元件的输出控制信号H电平时，DRAM1进行读操作。具体地，按照DDR(双数据率)技术，数据是与各时钟的前沿与后沿同步地以脉冲串形式从DRAM1中读出的。在所示的实例中，数据具有等于4的连续脉冲串长度。
参见图3与4，将对各DRAM1、DRAM2、DRAM3、及DRAM4中的操作进行说明。除了图2中所示的驱动器31、接收器34、有源终止电路32、及终止控制块33，DRAM还包括响应终止控制信号与时钟信号操作的输出控制块35及控制信号接收器36，如图4中所示。提供了来自控制单元211(图2)的终止控制信号及通过控制总线的读命令(RED)，DRAM内部控制器(未示出)将输出允许信号发送给图4中所示的终止控制块33及输出控制块35。
通过控制信号接收器36提供了终止控制信号及输出允许信号，终止控制块33将L电平给予终止控制块33产生的DRAM内部终止控制信号将该DRAM的有源终止电路32置于不活跃状态中，即无效状态。
另一方面，提供有输出允许信号的输出控制块35在时钟信号的定时上发送输出控制信号给驱动器31。在这一状态中，DRAM1以脉冲串形式发送数据，直到与时钟信号同步给予输出允许信号H电平及给予输出控制信号L电平为止，如图3中所示。
另一方面，对于未提供有读命令(RED)的各该DRAM2、DRAM3、及DRAM4，则不产生输出允许信号。因此，提供有从控制单元211提供的终止控制信号得出的DRAM内部终止控制信号的各该DRAM2、DRAM3、及DRAM4的终止控制块33直接将DRAM内部终止控制信号传递给有源终止电路32。结果，除外DRAM1的各该DRAM2、DRAM3、及DRAM4的有源终止电路32继续保持在活跃状态中。这一状态继续到给予终止控制信号L电平，并从而给予DRAM内部终止控制信号L电平为止。如图3中底线上所示，连续地向存储器控制器21中的终止电路提供H电平的存储器控制器(MC)内部终止控制信号。因此，将终止电路连续地保持在活跃状态中而能无反射地接收来自DRAM1的数据。
这样，在所示的存储器系统中，只将承受读操作的DRAM的有源终止电路32置于不活跃状态中。而将其它DRAM的有源终止电路及存储器控制器中的终止电路置于活跃状态中。因此有可能避免受反射影响。
以脉冲串形式发送来自DRAM1的数据之后，存储器控制器21使终止控制信号具有L电平。提供有L电平的终止控制信号的数据总线22上的所有DRAM使DRAM内部终止控制信号具有L电平而将各DRAM中的有源终止电路32带入不活跃状态。此后，存储器控制器21中的终止电路保持数据总线22的电平。
在图3中的定时图中，存储器控制器21的控制单元211与发布读命令(RED)同时将H电平的终止控制信号发送给控制信号线25。作为替代，如果在作为输出脉冲串从DRAM1发送数据之前将DRAM1中的有源终止电路32转变成不活跃状态，可在从读命令(RED)延迟的定时上发送H电平的终止控制信号。
下面参见图5，对存储器控制器21连续地发布读命令给DRAM1与DRAM3的情况时的操作进行说明。通常，在从不同的DRAM连续地进行读操作的情况中，为了避免在输出驱动器上的数据冲突，在时钟信号之间提供时隙。计入这一点，在图5中所示的实例中，在经过三个时钟信号时产生下一条读命令(RED)。
首先，通过命令总线将读命令(RED)发布给DRAM1。然后控制单元211(图2)发送终止控制信号到控制信号线25上。在这一事件中，将存储器控制器21中的终止电路置于活跃状态中。这一情况中的操作类似于结合图4所描述的。存储器控制器21通过控制信号线25将终止控制信号发送到DRAM1、DRAM2、DRAM3及DRAM4。各该DRAM1、DRAM2、DRAM3及DRAM4使内部终止控制信号具有H电平(见图5中@DRAM1、@DRAM3、@DRAM2、4)。
这里，DRAM2与DRAM4的内部终止控制信号的H电平继续到完成DRAM1与DRAM3中的读操作为止。另一方面，响应输出允许信号，给予DRAM1的内部控制信号L电平。这一状态继续到从DRAM1中读出数据为止。在完成了从DRAM1的数据读操作时，将DRAM1的内部控制信号变成H电平。
当在DRAM1后面将读命令(RED)发布给DRAM3时，在将DRAM1的数据以脉冲串形式发送之后，存储器控制器21的控制单元211将终止控制信号保持在H电平上而不转变成L电平。在以脉冲串形式发送来自DRAM3的数据之后，才将H电平的终止控制信号转变成L电平。
如图5中所示，DRAM1或DRAM3的内部终止控制信号采取L电平，同时以脉冲串形式从DRAM1或DRAM3发送数据。从而，将发送数据的DRAM的有源终止电路32保持在不活跃状态，即无效状态中，同时将不涉及读操作的其它DRAM中的有源终止电路32以及存储器控制器21的终止电路保持在活跃状态中。
从上文中显而易见，存储器控制器21无须单个地控制相应的DRAM的有源终止电路32，而是控制终止控制信号的发送，以便复盖访问作为整体的存储器系统的情况。如果切换各DRAM中的有源终止电路32，必须在与时钟信号的频率成比例的高速度上进行切换。这种切换操作本身能在各DRAM中的内部控制部件的控制下容易地进行。
在存储器控制器21的终止控制中，在发布读命令(RED)之后及从DRAM本身输出之前的时段中，是将终止电路置于活跃状态中的。因此，定时范围是大的。这意味着存储器控制器21能容易地控制存储器系统。
参见图6，对将写命令(WRT)发布给图2中所示的存储器系统的DRAM1的情况中的操作进行说明。在这一情况中，首先通过命令总线将写命令(WRT)发布给DRAM1。同时，存储器控制器21产生图6中所示的H电平的终止控制信号并将该终止控制信号发送到控制信号线25上。结果，响应DRAM内部终止控制信号将各该DRAM1、DRAM2、DRAM3、及DRAM4中的有源终止电路32置于活跃状态中，如从图6所见。因此，将数据总线22维持在终止电压上。
另一方面，在通过命令总线发布写命令(WRT)之后，经过预定时钟的等待时间之后存储器控制器21以脉冲串形式将数据发送到数据总线22上。在将数据发送到数据总线22上之前，将存储器控制器21中的终止电路置于不活跃状态，即无效状态中。因此，各该MOS晶体管218与219的门极(图2)提供有来自控制单元211(见图6)的L电平的MC内部终止控制信号。从图6中可见，即使存储器控制器内部终止控制信号转变成L电平，各该DRAM1、DRAM2、DRAM3、及DRAM4中的内部终止控制信号仍保持在H电平上。因此，各该DRAM1、DRAM2、DRAM3、及DRAM4中的有源终止电路32保持其活跃状态。结果，各DRAM中的有源终止电路32连接在数据总线22上。
当以脉冲串形式将数据写入写命令(WRT)所指定的DRAM1中时，存储器控制器21使存储器控制器内部终止控制信号具有H电平并使控制信号线25上的终止控制信号具有L电平。结果，给予连接在数据总线22上的各该DRAM1、DRAM2、DRAM3、与DRAM4中的有源终止电路32的内部终止控制信号L电平而将各该有源终止电路32置于不活跃状态中。此后，存储器控制器21中的终止电路再一次保持数据总线22的电平。
在图6中所示的定时图中，存储器控制器21在发布写命令(WRT)给DRAM1的同时使终止控制信号具有H电平。此外，如果以脉冲串形式从存储器控制器21发送写数据之前各DRAM中的有源终止电路32转变成活跃状态，可从写命令(WRT)延迟的定时上给予终止控制信号H电平。
下面参见图7，对在连续地发布写命令(WRT)给DRAM1与DRAM3的情况中的操作加以说明。如从图7所见，当发布写命令(SRT)给DRAM1时，给予控制信号线25(图2)上的终止控制信号H电平。因此，也给予各该DRAM1、DRAM2、DRAM3、及DRAM4中的内部终止控制信号H电平。将各该DRAM1、DRAM2、DRAM3、及DRAM4中的有源终止电路32置于活跃状态中并在数据总线22上作用终止电压。经过预定的时钟等待时间之后，以脉冲串形式将数据写入DRAM1与DRAM3中。虽然数据是写入DRAM1与DRAM3中的，存储器控制器内部终止控制信号是给予L电平的因此存储器控制器21中的终止电路转变到不活跃状态。在完成对DRAM1与DRAM3中的数据写操作时，给于存储器控制器内部终止控制信号H电平并给予提供给各该DRAM1、DRAM2、DRAM3、及DRAM4的终止控制信号L电平。结果，各该DRAM1、DRAM2、DRAM3、及DRAM4中的有源终止电路32返回到不活跃状态。
从上文显而易见，存储器控制器21简单地通过单一控制信号线25将终止控制信号传输给所有DRAM而各DRAM产生内部控制信号来控制各DRAM的终止电路。从而，具有简单结构的存储器系统能在高速上传输与接收数据而无反射影响。
如上所述，在图2中所示的存储器系统中，将传输终止控制信号的终止电路置于不活跃状态中同时将接收该终止控制信号的终止电路置于活跃状态中。从而，数据传输/接收是在单独连接接收数据的终止电路同时断开传输数据的终止电路的状态中进行的。以这一结构，能在高速上在传输与接收方之间传输与接收数据而无反射影响。
图2中所示的存储器系统具有其中将两个连接器安装在母板上而用槽连接到各具有两个DRAM的存储器模块上的结构。然而，在实际存储器系统中，取决于使用条件采用各式各样的组合。
参见图8与9，按照本发明的存储器系统可具有各式各样的结构。这里，DRAM与存储器控制器(MC)的有源终止电路的状态是示出为在槽的数目最大等于2的情况中。图8示出写操作期间有源终止电路的状态。图9示出读操作期间有源终止电路的状态。在图8与9中，1R与2R分别表示将一个DRAM与两个DRAM插入各槽中的情况。这里指出通常将槽中的DRAM称作RANK。“空”表示各槽中没有插入存储器模块的情况。
在图8与9中，接通(on)与断开(off)分别表示有源终止电路在活跃状态与不活跃状态中的情况。X表示不连接DRAM的情况。
如从图8所见，在写操作期间，将传输数据的存储器控制器(MC)的终止电路保持在断开状态中同时将作为远端的各DRAM的终止电路(有源终止电路)保持在接通状态中。
如从图9所见，在读操作期间，将接收读数据的存储器控制器(MC)的终止电路接通置于有效状态中同时只将承受读操作的DRAM的终止电路断开而置于无效状态中。将不承受读操作的DRAM的终止电路接通而保持在有效状态，即活跃状态中。
存储器系统可在高频上操作而单个DRAM可与时钟信号同步操作。为了处理高频操作，将提供给DRAM的信号参照时钟信号引入该DRAM。然而，为了将高速时钟信号分配给DRAM中的各自的接收器电路及操作该接收器电路，高速操作的内部DLL(延时锁定回路)电路及接收器电路需要大的电流以消耗。例如，在当前使用的高速DRAM的情况中，在2.5V电源电压上电流消耗通常在80mA的数量级上。通常这种类型的存储器系统具有减低功率消耗模式，使得在不访问DRAM时，停止时钟信号、DLL电路、及DRAM中的接收器电路的操作。在减低功率消耗模式中，可将电流消耗降低到大约3mA。
在本发明的存储器系统中，假定某些RANK的DRAM具有减低功率消耗模式。在这一事件中，如果访问另一RANK的DRAM，则必须起动减低功率消耗模式中的DRAM的终止电路，即使之有效。因此，如果DRAM在减低功率消耗模式中且时钟信号停止，则该DRAM中的终止控制信号接收器电路最好具有能与时钟信号异步操作的电路结构。在本发明的系统中，终止控制信号不需要在与存储器系统的操作频率一样高的速率上操作。因此，终止控制信号接收器电路能与时钟信号异步操作。
参见图10，对用作按照本发明的另一实施例的存储器系统的存储器设备的DRAM的终止部件加以说明，图10中所示的DRAM与图4中所示的DRAM的不同在于用CMOS反相器电路取代接收器36作为用于接收终止控制信号的终止控制信号接收器电路38。图中示出的终止控制信号接收器电路38可独立于时钟信号操作及发送终止控制信号到终止控制块33。从而，图中所示的终止控制信号接收器电路38能与时钟信号异步操作。
在包含图10中所示的DRAM的存储器系统中，为了节省各DRAM中的终止电路上的电流消耗，存储器控制器将终止控制信号发送给不访问的DRAM。在这一事件中，将各DRAM中的终止电路置于不活跃状态中同时单独将存储器控制器的终止电路置于活跃状态中。
为了通过使用图10中所示的终止电路进一步减少存储器系统的功耗，建议所有的DRAM都具有减低功率消耗模式。在所有的DRAM都具有减低功率消耗模式的情况中，可通过使处于减低功率消耗模式中的DRAM中的终止电路无效来进行终止控制。在这一事件中，存储器控制器无需控制终止控制信号。以上述结构，能容易地控制存储器控制器，从而得到高度可控的存储器系统。在这一情况中，为了控制减低功率消耗模式的入口(开始)或出口(结束)，存储器控制器发送减低功率消耗控制信号给DRAM。作为这种控制系统的实例，对诸如用SDRAM(同步动态随机存取存储器)中的CKE(时钟允许)信号等特定针脚的控制进行说明。这里假设所用的DRAM具有如果请求进入减低功率消耗模式便能在DRAM中自动产生减低功率消耗控制信号来使终止电路无效的功能。
如图11中所示，当从存储器控制器提供减低功率消耗控制信号时，在DRAM中自动产生内部减低功率消耗控制信号。响应该内部减低功率消耗控制信号，产生DRAM内部终止控制信号。
参见图12，该DRAM具有用于实现图11中所示的操作的结构。图中所示的DRAM具有在从存储器控制器提供减低功率消耗控制信号时在该DRAM中产生内部减低功率消耗控制信号的功能。将内部减低功率消耗控制信号提供给终止控制块33’。图中所示的终止控制块33’通过接收器36提供有终止控制信号，连同输出允许信号，如图4中所示。
在上述结构中，在提供了H电平的终止控制信号且提供了内部减低功率消耗控制信号与输出允许信号时，终止控制块33’使内部终止控制信号具有L电平来自动将有源终止电路32置于无效状态，即不活跃状态中。在这一情况中，当在接通系统电源及必须强制无效或截止有源终止电路32来中断不必要的电流路径而设置条件不稳定时，或者当在测试DRAM时必须使有源终止电路32无效时，存储器控制器产生终止控制信号。图中所示的终止控制块33’能容易地用终止控制信号、内部减低功率消耗控制信号及输出允许信号的NAND电路构成。因此，不详细描述终止控制块33’。
参见图13，该DRAM具有实现图10中所示的操作的另一结构。这一结构与图12的结构的不同之处在于不从存储器控制器提供终止控制信号。这一结构能用在无须强制使有源终止电路32无效的情况中。与图12相比，无须终止控制信号终端，因此能简化设备与系统。
具体地，终止控制块3”响应内部减低功率消耗控制信号与输出允许信号提供L电平的内部终止控制信号给有源终止电路32将有源终止电路32置于无效状态中。
在上文中的实施例中，DRAM与终止电路的电源电压是互相相等的。然而，也可用不同的电源电压。上文中，DRAM的结构是相同的。然而，也可使用结构不同的DRAM的组合。从而，本发明能以本发明的范围内的各式各样的其它方式加以修改。
如上所述，在包括存储器控制器及通过数据总线连接在该存储器控制器上的存储器设备的存储器系统中，这些存储器设备设置有有选择地操作的有源终止电路而该存储器控制器设置有终止电路。因此，有可能按照本发明通过数据总线高速传送数据而无反射影响之类。通过在减低功率消耗模式中使用减低功率消耗控制信号，能可观地降低功耗。
权利要求
1.一种将其本身连接在数据总线上进行使用的存储器设备，所述存储器设备包括有源终止电路，用于在将所述有源终止电路电气地置于活跃状态中时终止所述存储器设备，及用于在将所述有源终止电路电气地置于不活跃状态中时不终止所述存储器设备；以及控制电路，用于控制所述有源终止电路将所述有源终止电路电气地置于所述活跃状态或所述不活跃状态中。
2.权利要求1中所要求的存储器设备，其中所述控制电路响应所述存储器设备中产生的数据输出允许信号及从所述存储器设备外部提供的用于将所述有源终止电路置于所述活跃状态或所述不活跃状态中的终止控制信号，所述控制电路从所述数据输出允许信号与所述终止控制信号产生内部终止控制信号。
3.权利要求2中所要求的存储器设备，其中所述控制电路包括提供有所述终止控制信号与时钟信号用于与所述时钟信号同步接收所述终止控制信号的接收器；以及用于响应所述数据输出允许信号及所述接收器所接收的所述终止控制信号产生所述内部终止控制信号的终止控制部件。
4.权利要求2中所要求的存储器设备，其中所述控制电路包括用于接收与时钟信号异步的所述终止控制信号的接收器；以及用于响应所述数据输出允许信号及所述接收器所接收的所述终止控制信号产生所述内部终止控制信号的终止控制部件。
5.权利要求2中所要求的存储器设备，其中所述有源终止电路包括沟道类型互相不同的一对晶体管及串联在所述晶体管之间的电阻器电路，所述晶体管之一具有提供有所述内部终止控制信号的门极，所述晶体管的其余一个具有提供有所述内部终止控制信号的反相信号的门极，通过导通所述晶体管将所述有源终止电路电气地置于所述活跃状态中，通过断开所述晶体管将所述有源终止电路电气地置于所述不活跃状态中。
6.权利要求5中所要求的存储器设备，其中所述电阻器电路包括串联且电阻相等的两个电阻器，所述两个电阻器的公共连接点连接在所述数据总线上。
7.权利要求5中所要求的存储器设备，其中所述有源终止电路的电源电压是对所述存储器设备公用的。
8.权利要求1中所要求的存储器设备，其中所述控制电路响应数据输出允许信号、终止控制信号、及减低功率消耗信号，所述输出允许信号与所述减低功率消耗信号是在所述存储器设备中产生的，所述终止控制信号是从所述存储器设备外部提供用于将所述有源终止电路置于所述活跃状态或所述不活跃状态中的，所述控制电路从所述数据输出允许信号、所述减低功率消耗信号、及所述终止控制信号产生内部终止控制信号。
9.权利要求8中所要求的存储器设备，其中所述控制电路包括用于接收所述终止控制信号的接收器；以及用于响应所述数据输出允许信号、所述减低功率消耗信号、及所述接收器所接收的所述终止控制信号产生所述内部终止控制信号的终止控制部件。
10.权利要求8中所要求的存储器设备，其中所述有源终止电路包括沟道类型互相不同的一对晶体管及串联在所述晶体管之间的电阻器电路，所述晶体管之一具有提供有所述内部终止控制信号的门极，所述晶体管的其余一个具有提供有所述内部终止控制信号的反相信号的门极，通过导通所述晶体管将所述有源终止电路电气地置于所述活跃状态中，通过断开所述晶体管将所述有源终止电路电气地置于所述不活跃状态中。
11.权利要求10中所要求的存储器设备，其中所述电阻器电路包括串联且电阻相等的两个电阻器，所述两个电阻器的公共连接点连接在所述数据总线上。
12.权利要求10中所要求的存储器设备，其中所述有源终止电路的电源电压是对所述存储器设备公用的。
13.权利要求1中所要求的存储器设备，其中所述控制电路包括用于只从数据输出允许信号及在所述存储器设备中产生的减低功率消耗信号产生内部终止控制信号的终止控制部件。
14.权利要求13中所要求的存储器设备，其中所述有源终止电路包括沟道类型互相不同的一对晶体管及串联在所述晶体管之间的电阻器电路，所述晶体管之一具有提供有所述内部终止控制信号的门极，所述晶体管的其余一个具有提供有所述内部终止控制信号的反相信号的门极，通过导通所述晶体管将所述有源终止电路电气地置于所述活跃状态中，通过断开所述晶体管将所述有源终止电路电气地置于所述不活跃状态中。
15.权利要求14中所要求的存储器设备，其中所述电阻器电路包括串联且电阻相等的两个电阻器，所述两个电阻器的公共连接点连接在所述数据总线上。
16.权利要求14中所要求的存储器设备，其中所述有源终止电路的电源电压是对所述存储器设备公用的。
17.一种包括连接在单一数据总线上的多个存储器设备的存储器系统，其中各所述存储器设备包括控制电路，用于在将数据发送到所述数据总线上时及在通过所述数据总线从各所述存储器设备外部接收终止控制信号时，产生用于指示不活跃状态的内部终止控制信号；以及在所述内部终止控制信号指示所述不活跃状态时要保持在所述不活跃状态中的有源终止电路。
18.权利要求17中所要求的存储器系统，其中所述终止控制信号是同时提供给共用所述数据总线的所有所述存储器设备的。
19.权利要求17中所要求的存储器系统，其中各所述存储器设备是可与时钟信号同步操作的并与所述时钟信号异步获得所述终止控制信号。
20.权利要求17中所要求的存储器系统，其中各所述存储器设备的所述控制电路在将各所述存储器设备置于减低功率消耗状态中时产生指示所述不活跃状态的所述内部终止控制信号，响应所述内部终止控制信号将所述有源终止电路置于所述不活跃状态中。
21.权利要求17中所要求的存储器系统，还包括连接在所述数据总线上并通过控制信号线连接在各所述存储设备上的存储器控制器，所述存储器控制器包括在访问各所述存储器设备时有选择地置于活跃状态或不活跃状态中的终止电路。
22.一种包括连接在单一数据总线上的多个存储器设备及通过所述数据总线连接在所述存储器设备上的存储器控制器的存储器系统，其中所述存储器控制器包括在访问各所述存储器设备时有选择地置于活跃状态或不活跃状态中的终止电路及用于在访问各所述存储器设备时发送终止控制信号给各所述存储器设备的控制单元；各所述存储器设备包括响应来自所述存储器控制器的所述终止控制信号产生内部终止控制信号的控制电路及在所述内部终止控制信号指示不活跃状态时要被置于不活跃状态中的有源终止电路。
23.权利要求22中所要求的存储器系统，其中所述存储器控制器包括用于在发布读命令或写命令给所述存储器设备中特定的一个时产生请求将连接在所述数据总线上的所述存储器设备的所述有源终止电路置于所述活跃状态中的所述终止控制信号的装置，在产生所述读命令时将所述存储器控制器的所述终止电路置于所述活跃状态中而在产生对所述特定存储器设备的所述写命令时置于所述不活跃状态中并将数据写入所述特定存储器设备中。
24.权利要求23中所要求的存储器系统，其中所述存储器系统能以下述方式操作，使得在接收所述读命令时，所述特定存储器设备的所述控制电路从所述存储器控制器接收指示所述活跃状态的所述终止控制信号并在从所述特定存储器设备读取数据时发送指示所述不活跃状态的所述内部终止控制信号给所述特定存储器设备的所述有源终止电路，及使得在接收所述写命令时，将数据写入所述特定存储器设备中同时将所述特定存储器设备的所述有源终止电路保持在所述活跃状态中。
25.一种用于包括连接在单一数据总线上的多个存储器设备及通过所述数据总线连接在所述存储器设备上的存储器控制器的存储器系统的终止控制方法，所述方法包括下述步骤从所述存储器控制器发布读命令到所述存储器设备中特定的一个；在发布所述读命令时将所述存储器控制器的终止电路维持在活跃状态中；在发布所述读命令时及在响应所述读命令从所述特定存储器设备的数据读操作期间，将除外所述特定存储器设备的所述存储器设备中的有源终止电路维持在所述活跃状态中；以及在发布所述读命令时及在响应所述读命令从所述特定存储器设备的所述数据读操作期间，将所述特定存储器设备的所述有源终止电路维持在不活跃状态中。
26.权利要求25中所要求的方法，其中所述终止控制方法还包括下述步骤发布写命令给所述特定存储器设备；在发布所述写命令时及输出写数据期间将所述存储器控制器的所述终止电路维持在所述不活跃状态中；以及在发布所述写命令时将包含所述特定存储器设备在内的所述存储器设备的所述有源终止电路维持在所述活跃状态中。
全文摘要
在以该存储器设备连接在数据总线上使用的存储器设备中，该存储器设备包含有源终止电路，用于在将该有源终止电路电气地置于活跃状态中时终止该存储器设备，及用于在将该有源终止电路电气地置于不活跃状态中时不终止该存储器设备。该存储器设备还包含控制电路，用于控制该有源终止电路电气地将该有源终止电路置于活跃状态或不活跃状态中。
文档编号G11C11/401GK1402251SQ0214206
公开日2003年3月12日 申请日期2002年8月26日 优先权日2001年8月24日
发明者松井义德 申请人:尔必达存储器股份有限公司