专利名称：具有单个时钟信号线的半导体存储器的利记博彩app
技术领域：
本发明涉及到一种半导体存储器，尤其是，涉及到一种双倍数据速率的同步类型半导体存储器。
数据是从存储单元阵列1 102-1读出，然后由数据放大器106-1放大并且输出到数据总线10L上。还有，数据从存储单元阵列2 102-2读出，然后由数据放大器106-2放大并且输出到数据总线20L上。如果数据总线10L上的数据是奇数，则数据总线20L上的数据就是偶数，而如果数据总线10L上的数据是偶数，则数据总线20L上的数据就是奇数。
输出电路108的多路复用器(MUX)110，响应从时钟信号产生部分120提供的两个内部时钟信号ICLK1和ICLK2，经过数据总线Mout按顺序地将数据总线10L和20L上的数据输出给输出锁存缓冲器114。输出锁存缓冲器114，响应外部时钟信号ECLK和ECLKB，将数据从多路复用器(MUX)110输出到一个输出端Dout。在这种方式中，奇数边的数据和偶数边的数据在外部时钟信号的一个时钟周期内被输出。
图2A到图2H是显示
图1A和1B中所示的常规存储器工作的时序图。如图2A和2B所示，外部时钟信号ECLK和ECLKB是提供给时钟信号产生部分120的。如图2C和2D所示，时钟信号产生部分120从外部时钟信号ECLK和ECLKB而产生内部时钟信号ICLK1和ICLK2。即，产生内部时钟信号ICLK1和ICLK2以便分别与外部时钟信号ECLK和ECLKB的上升沿或下降沿保持同步。在这种方法中，内部时钟信号具有与外部时钟信号相同的频率。内部时钟信号ICLK1和ICLK2具有大致与外部时钟信号相同的相位。
从存储单元阵列1 102-1和存储单元阵列2 102-2读出的奇数边的数据DATA1和偶数边的DTAT2由数据放大器106-1和106-2放大，而且在内部时钟信号的一个周期内分别输出到数据总线10L和20L上，如图2E和2F所示。
上述的内部时钟信号ICLK1和ICLK2提供给多路复用器(MUX)110。如图2G中所示，多路复用器(MUX)110响应内部时钟信号ICLK1的上升沿而选择数据总线10L的数据DATA1并且将其输出给输出总线Mout。接下来，多路复用器(MUX)110响应内部时钟信号ICLK2的上升沿(内部时钟信号ICLK1的下降沿)而选择数据总线20L上的数据DATA2，并且将其输出给输出总线Mout。如图2H所示，输出锁存缓冲器114，分别响应外部时钟信号ECLK和ECLKB，将数据DATA1和DATA2从输出端Dout输出。在这种方法中，两个数据DATA1和DATA2都能够在外部时钟信号的一个周期内读出。
在这样一种DDR-SDRAM中，经常使用的布局是多个存储单元阵列排列在一个芯片的两侧，而单个时钟信号产生部分120安排在芯片中间。包含多路复用器110的输出电路108是为每个存储单元阵列设置的。由时钟信号产生部分120产生的两个内部时钟信号ICLK1和ICLK2成对提供给输出电路108，如图3中所示。
在256MB的DDR-SDRAM中，使用166MHz的时钟信号作为外部时钟信号，它的一个周期大约是6ns。在这种情况下，一个读周期大约是3ns。当一个高频时钟信号使用在这种方法中时，当对于内部时钟信号的从时钟信号产生部分120到每个输出电路108的布线线路长度不同时，由于内部时钟信号的传输延时之间的不同而存在数据不能正常读取的情况。由于这个原因，内部时钟信号的布线线路通常都设计成从时钟信号产生部分120到各个输出电路108的线长度是相等的，就可以忽略传输延时的差别。为了这个目的，如图3所示，两个内部时钟信号ICLK1和ICLK2需要安排成在输出电路是长度相等的。然而，在常规的DDR-SDRAM中，掩模设计变得复杂而且浪费芯片的面积。尤其是，当采用多位输出电路如16-位输出时，时钟信号布局线路的安排就变得非常困难。
还有，如上所述，当内部时钟信号是利用外部时钟信号的上升沿或者下降沿产生时，就不能够保证占空比是50％。当占空比不是50％时，内部时钟信号ICLK1和ICLK2高电平的持续时间是不同的，而且存在不能保证工作容限的情况。
此外，在高速工作的DDR-SDRAM中，因为读周期的时间短，用于设置的容限就减少了。因此，要求用于读操作的内部时钟信号在读周期之前提供。相反，当内部时钟信号提供得太早时，内部时钟信号是在前一个周期结束之前提供，所以存在错误操作的可能性。
结合上面的描述，使用频率倍频器的半导体存储器的时钟系统公开在美国专利6,157,238中。在这个文献中，一个外部时钟信号源产生外部时钟信号。控制器有一个主频率放大器和一个主DLL(延迟锁相环)电路。多个DRAM(静态随机存取器)的每个都有频率倍频器和DLL电路。该频率倍频器根据外部时钟信号产生一个内部时钟信号，它具有外部时钟信号频率两倍的频率。该倍频器有一个延时电路，一个逻辑电路和一个缓冲器。该延时电路基于外部时钟信号产生一个相位延时的时钟信号。该逻辑电路基于外部时钟信号和相位延时的时钟信号产生一个内部时钟信号。该缓冲器缓存内部时钟信号并且馈送该内部时钟信号。
还有，一种半导体存储器公开在日本专利公报(JP-P2000-298983A)中。在这个参考文献中，该半导体存储器具有第一和第二存储器部分和一个输出部分。第一存储器部分在时钟信号的上升沿存储或输出数据，而第二存储器部分在时钟信号的下降沿存储或输出数据。输出部分响应时钟信号的上升沿和下降沿从第一和第二存储器部分输出数据。第一和第二存储器部分首先输出数据的那一个安排在输出部分附近。
再者，一个时钟倍频器电路公开在日本专利公报(JP-A-平-11-163689)中。在这个文献中，一个延时电路具有多个延时元件，并且根据选择的占空比由该时钟信号产生一个多-相位的时钟信号。周期检测部分检测为将该输入时钟信号延迟一个周期所必须的延时元件数量。选择部分根据检测的延时元件数量，由该延时时钟信号输出一个选择信号。倍频时钟信号产生部分，通过逻辑变换，在选择信号的上升沿，产生一个具有输入时钟信号的50％的占空比的时钟信号。
还有，在日本专利公报(JP-A-平-11-66854)中公开了一种半导体集成电路。在这个文献中，一个延时电路序列的多个第一延时电路具有第一到第四节点。第三节点连接到相邻延时电路的第一节点，而第四节点连接到相邻延时电路的第二节点。当第一节点在第一周期期间连接到第一电源同时第一控制信号连接到第一电源时，第二到第四节点分别按次序地连接到第二电源、第一电源和第二电源。再者，当第四节点在第二周期期间连接到第一电源同时第一控制信号连接到第二电源时，第三、第二和第一节点分别按次序地连接到第二电源、第一电源和第二电源。因此，产生一个与外部时钟信号没有相位差的内部时钟信号。
本发明的另一个目的是提供一种半导体存储器，其中工作容限可以扩展。
本发明还有另一个目的是提供一种半导体存储器，其中芯片的面积可以有效地利用。
还是本发明的另一个目的提供一种半导体存储器，其中能够以双倍的数据速率读出四个数据。
再者，本发明的一个目的是提供一种半导体存储器，其中由外部时钟信号产生内部时钟信号，使其具有外部时钟信号频率的两倍的频率以及具有50％的占空比。
在本发明的一个方面中，半导体存储器包括两个存储单元阵列部分，一单时钟信号线，一时钟信号产生部分和一个多路复用器部分。该时钟信号产生部分根据外部提供的第二时钟信号产生单独的第一时钟信号并且输出第一时钟信号到时钟信号线上。该第一时钟信号具有第二时钟信号频率的两倍的频率。多路复用器部分与时钟信号线相连，而且响应时钟信号线上的第一时钟信号，在第二时钟信号的一个周期期间，将从两个存储单元阵列读出的第一数据和第二数据分别依次输出。
所期望的是该时钟信号产生部分产生的第一时钟信号具有比第二时钟信号超前一预定相位的相位。
在本发明的另一方面中，半导体存储器包括传输第一数据的第一数据总线，传输第二数据的第二数据总线，第三数据总线，时钟信号产生部分和多路复用器部分。该时钟信号产生部分从第二时钟信号产生单独的第一时钟信号，而且该第一时钟信号的频率是第二时钟信号频率的两倍。多路复用器部分在第二时钟信号的一个周期内分别接收来自第一数据总线和第二数据总线的第一数据和第二数据，并且响应第一时钟信号在第二时钟信号的一个周期内将第一数据和第二数据依次输出到第三数据总线。
该半导体存储器还可以包括多个存储单元阵列，多个存储单元阵列的每一个可以包括第一存储单元阵列部分和第二存储单元阵列部分。多路复用器部分是为多个存储单元阵列的每一个设置的。第一数据和第二数据是分别从多个存储单元阵列之一中的第一存储单元阵列部分和第二存储单元阵列部分读出，并且经过第一数据总线和第二数据总线提供给对应所述的一个存储单元阵列的多路复用器部分。在这种情况下，时钟信号产生部分可以提供给多个存储单元阵列，而该时钟信号产生部分可以以同样的延时时间将第一时钟信号提供给多路复用器部分。还有，该多路复用器部分可以包括选择部分和控制时钟信号产生部分。该选择部分能够响应控制时钟信号将第一数据传送给第三数据总线，然后响应控制时钟信号的反向信号将第二数据传送给第三数据总线。该控制信号产生部分能够响应第一时钟信号在第二时钟信号的所述一个周期内产生控制时钟信号。
在这种情况下，该选择部分可以包括与第一数据总线和第三数据总线连接的第一传输门，以便响应控制时钟信号将第一数据传输给第三数据总线，以及包括与第二数据总线和第三数据总线连接的第二传输门，以便响应控制时钟信号的反相信号将第二数据传输给第三数据总线。还有，控制信号产生部分可以有一个具有复位端的D类触发器。D类触发器的反向输出端与数据输入端连接。响应第一时钟信号，从D型触发器的反向输出端输出控制时钟信号，而D型触发器响应提供给复位端的复位信号被复位。
还有，对应第二时钟信号的所述一个周期的第一时钟信号的两个周期彼此在时间长度上相等。此外，该时钟信号产生部分产生第一时钟信号，使其具有比第二时钟信号的相位超前一预定相位。另外，该时钟信号产生部分根据第二时钟信号的上升沿和下降沿之一来产生第一时钟信号。
在本发明的另一方面，半导体存储器包括传输第一数据的第一数据总线，传输第二数据的第二数据总线，传输第三数据的第三数据总线，传输第四数据的第四数据总线和第五数据总线。时钟信号产生部分从第二时钟信号产生一单独的第一时钟信号，而且该第一时钟信号具有两倍于第二时钟信号频率的频率。多路复用器部分接收分别来自第一到第四数据总线的第一到第四数据，响应第一时钟信号在第二时钟信号的第一周期依次将第一数据和第二数据输出给第五数据总线，以及在跟随第一周期后的第二时钟信号的第二周期，依次将第三数据和第四数据输出给第五数据总线。
该半导体存储器还可以包括多个存储单元阵列，每个存储单元阵列都可以包含第一到第四存储单元阵列部分。多路复用器是为多个存储单元阵列中的每一个提供的。第一到第四数据是从多个存储单元阵列之一中的第一到第四存储单元阵列部分中读出的，而且经过第一到第四数据总线提供给对应于所述一个存储单元阵列的多路复用器部分。在这种情况下，时钟信号产生部分可以提供给多个存储单元阵列中的每一个，而且时钟信号产生部分可以以相同的延时时间将第一时钟信号提供给多个多路复用器部分。
还有，该多路复用器部分可以包括响应第一到第四控制信号将第一到第四数据传送给第五数据总线的选择部分，以及包括控制时钟信号产生部分，它响应第一时钟信号，在第二时钟信号的第一周期内产生第一和第二控制时钟信号，和在第二时钟信号的第二周期内产生第三和第四控制时钟信号。在这种情况下，该选择部分可以包括与第一数据总线和第五数据总线相连的第一传输门，以便响应第一控制时钟信号将第一数据传送给第五数据总线，与第二数据总线和第五数据总线相连的第二传输门，以便响应第二控制时钟信号将第二数据传送给第五数据总线，与第三数据总线和第五数据总线相连的第三传输门，以便响应第三控制时钟信号将第三数据传送给第五数据总线，和与第四数据总线和第五数据总线相连的第四传输门，以便响应第四控制时钟信号将第四数据传送给第五数据总线。还有，该控制时钟信号产生部分有一个带有复位端的计数器。该计数器计数第一时钟信号以便输出第一到第四控制时钟信号，并且该计数器响应提供给复位端的复位信号被复位。
还有，对应于第二时钟信号的一个周期的第一时钟信号的相邻周期彼此是相等的。此外，时钟信号产生部分产生第一时钟信号，使其比第二时钟信号的相位超前一预定的相位。另外，时钟信号产生部分根据时钟信号的一个上升沿或下降沿来产生第一时钟信号。
在本发明的另一个方面，一种从多个存储单元阵列中的特定一个中读出数据的方法，可以通过下面步骤实现，(a)从第二时钟信号产生单独的第一时钟信号，第一时钟信号具有第二时钟信号的频率N倍的频率，(b)以相同的延时时间将第一时钟信号传输给多个存储单元阵列；(c)由第一时钟信号产生N个控制时钟信号，以及(d)响应N个控制时钟信号，在第二时钟信号的一个周期内输出从特定存储单元阵列读出的N个数据作为N个数据的系列。
第一时钟信号比第二时钟信号的相位超前一预定相位。
图2A到2H是显示常规半导体存储器工作的时序图；图3是显示常规半导体存储器中等长度排列的布线线路，以便提供两个时钟信号的视图；图4是显示根据本发明的一种半导体存储器电路的结构的框图；图5是根据本发明第一实施例的半导体存储器的示意方框图；图6是显示根据本发明第一实施例的半导体存储器中时钟信号产生部分的电路结构方框图；图7是显示根据本发明第一实施例的半导体存储器中为内部时钟信号安排的等长度布线线路的视图；图8是显示根据本发明第一实施例的半导体存储器中多路复用器部分电路结构的方框图；图9A到9G是显示根据本发明第一实施例的半导体存储器的工作时序图；图10是显示根据本发明第二实施例的半导体存储器中多路复用器部分电路结构的方框图；图11A到11L是显示根据本发明第二实施例的半导体存储器的工作时序图；图12是显示本发明效果的方框图。
参考附图4，将描述根据本发明第一实施例的半导体存储器的电路结构。该半导体存储器是由一个时钟信号产生部分20，一个行地址缓冲器和刷新计数器部分22，一个指令解码器32，一个控制逻辑部分34，一个列地址缓冲器和猝发计数器部分36，一个存储单元阵列26，一个行解码器24，一个读出放大器28，一个列解码器30，一个多路复用器部分(MUX)38，一个输出锁存缓冲器40，一个写入放大器42，以及一个输入锁存缓冲器44组成。多路复用器部分(MUX)38与输出锁存缓冲器40形成一个输出电路50。大家应该注意在本发明的描述中，除了该解码器，读出读出放大器等被特殊指定和描述以外，设定包含在存储单元阵列中的解码器和读出放大器这样的电路描述被省略。
时钟信号产生部分20接收一个外部时钟信号ECLK，一个信号ECLK的反向时钟信号ECLKB和一个使能信号CKE，并产生内部时钟信号DCLK和ICLK。内部时钟信号DCLK具有两倍于外部时钟信号的频率而且以双倍的数据速率进行写操作。内部时钟信号DCLK提供给输出电路50中的多路复用器部分(MUX)38和输出锁存缓冲器40。内部时钟信号ICLK具有与外部时钟信号ECLK相同的频率并且被提供给指令解码器32，控制逻辑部分34，和列地址缓冲器和猝发计数器部分36。
响应内部时钟信号ICLK，指令解码器32接收一个码片选择信号CSB，一个行地址选通信号RASB，一个列地址选通信号CASB，一个写允许信号WEB，并且输出一个指令信号给控制逻辑34。基于响应时钟信号ICLK的指令信号，控制逻辑部分34将控制信号输出给行地址缓冲器和刷新计数器部分22，列地址缓冲器和猝发计数器部分36，行解码器24，读出放大器28，列解码器30，多路复用器部分(MUX)38，输出锁存缓冲器40，写入放大器42，以及输入锁存缓冲器44。复位信号Reset包含在提供给多路复用器部分(MUX)38的控制信号中。
行地址缓冲器和刷新计数器部分22接收一个地址信号ADDRESS，并且根据来自逻辑部分34的控制信号输出用于读或写操作的行地址和用于刷新操作的行地址给行地址解码器24。行地址解码器24解码来自行地址缓冲器和刷新计数器部分22的行地址，并且输出解码后的结果给存储单元阵列26。列地址缓冲器和猝发计数器部分36接收地址信号ADDRESS，并且根据来自控制逻辑部分34的控制信号，输出用于读和写操作的列地址给列地址解码器30。列地址解码器30解码来自列地址缓冲器和猝发计数器部分36的列地址，并且输出解码后的结果给存储单元阵列26。
根据来自控制逻辑部分34的控制信号，输入锁存缓冲器44锁存来自外部数据总线DQ 46的写数据，并且将它输出给写入放大器42。写入放大器42放大写数据并且将放大的写数据写入存储单元阵列26的一个区域，该区域是由行解码器24确定的行地址和由列解码器30确定的列地址来指定的。
还有，读数据是从由行解码器24确定的行地址和由列解码器30确定的列地址指定的存储单元阵列26的区域读出的，由读出放大器28放大并且输出到多路复用器部分(MUX)38。基于来自控制逻辑部分34的控制信号，响应内部时钟信号DCLK，多路复用器部分(MUX)38选择并且将读数据输出给输出锁存缓冲器40。响应内部时钟信号DCLK，输出锁存缓冲器40锁存来自多路复用器部分(MUX)38的读数据，并且根据来自控制逻辑部分34的控制信号，响应外部时钟信号ECLK将该读数据输出给外部数据总线46。例如，在此时，存储单元阵列26的内部被分成四个区，如图12中所示。每个区域是由多个存储单元阵列部分组成，而且每个存储单元部分都被分成存储单元阵列1和存储单元阵列2。存储单元阵列1和存储单元阵列2之一是奇数边而另一个就是偶数边。在这个实施例中，从奇数边的存储单元阵列读出的数据首先输出到数据总线10L，然后从偶数边的存储单元阵列读出的数据输出到数据总线20L。
在外部时钟信号ECLK的一个周期内，响应内部时钟信号DCLK，多路复用器部分(MUX)38首先输出数据总线10L上的数据给输出总线Mout.而且接下来输出数据总线20L上的数据给输出总线Mout。输出锁存缓冲器40锁存数据总线Mout上的数据，并且将其输出到外部数据总线46。多路复用器部分(MUX)38形成在对应的存储单元阵列的附近。在这种方法中，期望多路复用器部分(MUX)38物理地安排在对应于存储单元阵列部分比时钟信号产生部分20更近的地方。
接下来，将详细地描述根据本发明第一实施例的一种半导体存储器。
参照图5，根据第一实施例的半导体存储器由一个时钟信号产生部分20，一个存储单元阵列12-1，一个存储单元阵列22-2，数据放大器6-1和6-2，一个多路复用器部分(MUX)38，和输出锁存缓冲器40组成。该多路复用器部分(MUX)38由一个多路复用器电路10和一个时钟信号产生电路16组成。图6是一个显示时钟信号产生部分20的电路结构的方框图。参考图6，时钟信号产生部分20是由一个单数据速率BDD(1∶1BDD双方向延时)电路20-1，一个双数据速率BDD(2∶1 BDD)的电路20-2，一个或门20-3和一个缓冲器20-4等组成。
外部时钟信号ECLK(如果需要，还有外部时钟信号ECLKB)是通过缓冲器20-4提供给单数据速率BDD电路20-1和双数据速率BDD电路20-2的。单数据速率BDD电路20-1通过第一预定的延时时间来延时外部时钟信号ECLK，并且产生具有与外部时钟信号的上升沿同步的上升沿的内部时钟信号。因此，该内部时钟信号ICLK1具有与外部时钟信号ECLK相同的频率，但是该内部时钟信号ICLK1的占空比小于50％。再者，双数据速率BDD电路20-2通过第二预定的延时时间来延时外部时钟信号ECLK，并且产生具有与外部时钟信号的下降沿同步的上升沿的内部时钟信号。第二预定延时时间等于上述第一预定延时时间与外部时钟信号ECLK的周期一半的总和。因此，内部时钟信号ICLK2具有与外部时钟信号ECLK相同的频率，但是该内部时钟信号ICLK2的占空比小于50％。这里，图4中的内部时钟信号ICLK是内部时钟信号ICLK1或ICLK2。
或门20-3计算内部时钟信号ICLK1和ICLK2的逻辑，并且输出它作为内部时钟信号DCLK。所以，内部时钟信号DCLK在外部时钟信号的每半个周期有一个脉冲。内部时钟信号DCLK被产生为具有两倍于外部时钟信号频率的频率的单信号。
因为内部时钟信号DCLK的仅仅是利用外部时钟信号ECLK的上升沿产生的，所以对应于外部时钟信号ECLK的一个周期的内部时钟信号DCLK的两个周期变得彼此相等，即使该外部时钟信号的占空比改变。换句话讲，因为内部时钟信号DCLK利用预定的延时时间产生具有两倍于外部时钟信号频率的频率，所以改变外部时钟信号ECLK的占空比不会影响内部时钟信号DCLK。
此时，期望第一延时时间被设置成比外部时钟信号ECLK的一个周期的整数倍小一个预定相位差。由此看来，内部时钟信号DCLK可能具有比外部时钟信号ECLK的相应脉冲超前的相位。如果这个相位差是在预定值内，即，时间小于0.6ns，则内部时钟信号DCLK的相位可以使其比外部时钟信号ECLK的超前。结果，输出数据可以早一些建立，该输出数据可以与外部时钟信号ECLK同步。在这种方法中，这种对存储单元阵列的访问的容限，如设置时间可以扩展。
单独的双数据速率内部时钟信号DCLK是由时钟信号产生部分20产生的，而且提供给多路复用器部分(MUX)38和输出锁存缓冲器40。结果，如图7所示，单内部时钟信号DCLK在实际的芯片上以等长度结构的单组布线线路提供给多路复用器部分(MUX)38。所以，对于多路复用器部分(MUX)38所有的延时时间都可以容易地使其相等。在常规的例子中，需要两个内部时钟信号ICLK1和ICLK2以等长度结构的两组布线线路分别提供给多路复用器部分(MUX)38。因此，布线线路的设计变得复杂而且浪费芯片的面积。然而，在本发明的半导体存储器中，容易设计等长度结构的单组布线线路而且与常规例子比较能够减少布线线路的面积。
接下来，将描述输出电路50中的多路复用器部分(MUX)38和输出锁存缓冲器40的电路结构。参考图8，多路复用器部分(MUX)38由一个选择部分10和一个控制信号产生部分16组成。
选择部分10由传输门10-1和10-2以及反向门10-3组成。传输门10-1与数据总线10L和数据总线Mout连接，而传输门10-2是与数据总线20L和数据总线Mout连接。传输门10-1的P-沟道一边的门，传输门10-2的N-沟道一边的门和反向门10-3的输入端是共同连接在一起的。还有，反向门10-3的输出端，传输门10-1的N-沟道一边的门和传输门10-2的P-沟道一边的门是共同连接在一起的。
控制时钟信号产生部分16具有一个D型计数器(D型触发器)。D型计数器的反向输出/Q端与D型计数器的输入端D以及反向门10-3的输入端相连接，作为时钟信号CNTA。内部时钟信号DCLK提供给D型计数器的输入端CK。还有，来自控制逻辑部分34的复位信号Reset提供给D型计数器的复位端R。
再者，输出锁存缓冲器40与数据总线Mout和输出总线46相连接。内部时钟信号DCLK提供给输出锁存缓冲器40。
接下来，参照附图9A到9G，描述根据本发明第一实施例的半导体存储器的工作。
响应来自控制逻辑部分34的复位信号Reset，时钟信号产生部分16被复位。因此，时钟信号产生部分16中的D型计数器的反向输出/Q端变成低电平。如图9B所示，时钟信号产生部分20响应外部时钟信号ECLK产生内部时钟信号DCLK或者如图9A所示反向的信号ECLKB。内部时钟信号DCLK具有两倍如上所述的外部时钟信号ECLK的频率。内部时钟信号DCLK提供给时钟信号产生部分16中的D型计数器。
从存储单元阵列12-1读出的并行数据由数据放大器6-1放大并且输出在数据总线10L上。还有，从存储单元阵列22-2读出的并行数据由数据放大器6-2放大并且输出在数据总线20L上。如果数据总线10L上的数据是奇数边，则数据总线20L上的数据就是偶数边。再者，如果数据总线10L上的数据是偶数边，则数据总线20L上的数据就是奇数边。
如图9C所示，时钟信号产生部分16响应内部时钟信号DCLK输出控制时钟信号CNTA给选择部分10。如图9F所示，响应控制时钟信号CNTA，选择部分10在内部时钟信号DCLK的两个时钟周期的第一个周期将数据总线10L上的数据输出到数据总线Mout，然后在第二个周期将数据总线20L上的数据输出到数据总线Mout。既，两个数据是在外部时钟信号ECLK的一个周期内被输出到数据总线Mout上。
在这种方法中，控制时钟信号产生部分16响应来自控制逻辑部分34的复位信号Reset被复位。复位之后，具有D型计数器的时钟信号产生部分16计数内部时钟信号DCLK。结果，图如9C所示，控制时钟信号CNTA产生而且从反相输出端/Q输出到选择部分。控制时钟信号CNTA具有与外部时钟信号ECLK相同的频率而有50％的占空比。
当控制时钟信号CNTA处于低电平时，传输门10一1被设置成导通状态而传输门10一2被被设置成不导通状态。所以，如图9F所示，数据总线10L上的数据DATA1传输到输出总线Mout。随后，输出锁存缓冲器40响应内部时钟信号DCLK将数据总线Mout上的数据锁存，并且响应外部时钟信号ECLK或者信号ECLK的反向信号ECLKB将锁存的数据输出到输出总线Dout。在这种方法中，奇数边的数据和偶数边的数据都是在外部时钟信号ECLK的一个周期内输出的。此时，因为内部时钟信号DCLK具有两倍于外部时钟信号ECLK的频率，所以控制时钟信号CNTA具有与外部时钟信号ECLK相同的频率。在这种方法中，数据DATA1和DATA2可以从半导体存储器中以双数据速率读出。
接下来将描述根据本发明第二实施例的半导体存储器。
图10显示根据本发明第二实施例的半导体存储器中输出电路50的电路结构。在第二实施例中，四个数据可以在两个外部时钟信号ECLK的周期内以双数据速率读取。在此，虽然没有显示，但是该半导体存储单元阵列是由多个区域组成。每个区域由多个存储单元阵列部分组成而每个存储单元阵列部分由四个存储单元阵列1-4组成。象第一实施例，为存储单元阵列1-4的每个提供一个数据放大器1-4。从四个存储单元阵列1-4读出的数据通过数据放大器1-4之后分别在数据总线10L，20L，30L和40L上输出。
参照图10，输出电路是由多路复用器部分(MUX)38和输出锁存缓冲器40构成，而多路复用器部分(MUX)38是由一个选择部分10′和一个控制时钟信号产生部分16′组成。
选择部分10′由传输门10A-1，10A-2，10A-3和10A-4以及反向门10A-11，10A-12，10A-13和10A-14组成。传输门10A-1与数据总线10L和数据总线Mout连接，而传输门10A-2与数据总线20L和数据总线Mout连接。还有，传输门10A-3与数据总线30L和数据总线Mout连接，而传输门10A-4与数据总线40L和数据总线Mout连接。每个反向门10A-11，10A-12，10A-13和10A-14的输入端与对应传输门的P-沟道一侧的门相连接，而该反向门的输出端与N-沟道一侧的门相连接。
控制时钟信号产生部分16有一个计数器。控制时钟信号CNT1，CNT2，CNT3和CNT4作为计数器的输出分别与传输门10A-1，10A-2，10A-3和10A-4等P-沟道一侧的门相连接。内部时钟信号DCLK提供给计数器的时钟输入端CK。还有，来自控制逻辑部分34的复位信号Reset提供给计数器的复位端。
再者，输出锁存缓冲器40与数据总线Mout和输出总线46连接。输出锁存缓冲器40响应内部时钟信号DCLK锁存数据总线Mout上的数据，而且响应外部时钟信号将锁存的数据输出给输出总线46。
接下来，将参考图11A到11L描述根据本发明第二实施例半导体存储器的工作。
首先，如图4中的第一实施例，外部时钟信号ECLK提供给该半导体存储器。时钟信号产生部分20仅仅是利用外部时钟信号ECLK的上升沿或下降沿来产生内部时钟信号DCLK。如图11B所示，内部时钟信号DCLK具有两倍于外部时钟信号ECLK的频率。
接下来，控制时钟信号产生部分16的计数器响应来自控制逻辑部分34的复位信号Reset被复位。然后，内部时钟信号DCLK提供给控制时钟信号产生部分16并且产生控制时钟信号CNT1，CNT2，CNT3和CNT4，如图11C到11F中所示。此时，如图5中所示的例子，从存储单元阵列1-4读出的数据提供给多路复用器部分(MUX)38，如图11G到11J中显示。
传输门10A-1响应控制时钟信号CNT1被设置为导通状态。如图11K所示，数据总线10L上数据DATA1在内部时钟信号DCLK的第一个周期被传送到输出总线Mout。随后，传输门10A-2响应控制时钟信号CNT2被设置为导通状态。如图11K所示，数据总线20L上数据DATA2在内部时钟信号DCLK的第二个周期被传送到输出总线Mout。随后，传输门10A-3响应控制时钟信号CNT3被设置为导通状态。如图11K所示，数据总线30L上数据DATA3在内部时钟信号DCLK的第三个周期被传送到输出总线Mout。随后，传输门10A-4响应控制时钟信号CNT4被设置为导通状态。如图11K所示，数据总线40L上数据DATA4在内部时钟信号DCLK的第四个周期被传送到输出总线Mout。在这种方法中，输出总线Mout上的数据响应内部时钟信号DCLK被锁存以及响应外部时钟信号被输出到外部数据总线46上。内部时钟信号DCLK具有两倍于外部时钟信号ECLK的频率。在这种方法中，四个数据可以在外部时钟信号的两个周期内以双数据速率从该半导体存储器读出。
在这种方法中，本发明可以适合于n个控制的情况(n是自然数)。如上所述，2n个数据可以在外部时钟信号的n个周期内读出。还有，如果内部时钟信号具有n倍于外部时钟信号的频率，则n个数据可以在外部时钟信号的一个周期内读出。
如上所述，根据本发明的半导体存储器，单个的内部时钟信号提供给对应每个存储单元阵列的输出电路。因此，对于内部时钟信号等长度的布线线路能够容易设计。还有，因为提供的内部时钟信号是单个的，所以可以有效地利用芯片的面积。
还是根据本发明的半导体存储器，内部时钟信号是由外部时钟信号的上升沿或下降沿之一产生的，以至于具有两倍于外部时钟信号的频率。因此，内部时钟信号不会受到外部时钟信号占空比的影响，以致内部时钟信号的两个相邻周期彼此相等。结果，工作容限可以扩展。
还有，根据本发明的半导体存储器，可以以双数据速率读出四个数据，如同双数据的情况。
根据本发明的半导体存储器，两个内部时钟信号被多路复用为内部时钟信号DCLK，而且如果需要该内部时钟信号DCLK可以分为两个。在这种方式中，可以减小布线线路的面积。
权利要求
1.一种半导体存储器，其中包括具有多个存储单元阵列的存储器部分；单时钟信号线；时钟信号产生部分，它根据外部提供的第二时钟信号产生一个单独的第一时钟信号并且输出所述第一时钟信号到所述时钟信号线上，所述第一时钟信号具有两倍于第二时钟信号的频率；多路复用器部分，它与所述时钟信号线相连，而且响应所述时钟信号线上的所述第一时钟信号，在所述第二时钟信号的一个周期期间，将从所述存储部分读出的第一数据和第二数据依次输出。
2.根据权利要求1所述的半导体存储器，其特征在于所述时钟信号产生部分产生所述第一时钟信号，使其相位比所述第二时钟信号超前一预定的相位。
3.根据权利要求1所述的半导体存储器，其特征在于还包括传输第一数据的第一数据总线；传输第二数据的第二数据总线；和输出数据总线，其中所述多路复用器部分在所述第二时钟信号的一个周期内，接收来自所述第一数据总线和所述第二数据总线的所述第一数据和所述第二数据，并且响应所述第一时钟信号，在所述第二时钟信号的所述一个周期内，将所述第一数据和所述第二数据依次输出到所述输出数据总线。
4.根据权利要求3所述的半导体存储器，其特征在于所述多个存储单元阵列的每一个都包括第一存储单元阵列部分和第二存储单元阵列部分，所述多路复用器部分是为所述多个存储单元阵列的每一个设置的，所述第一数据和所述第二数据是分别从所述多个存储单元阵列之一中的所述第一存储单元阵列部分和所述第二存储单元阵列部分读出，并且经过所述第一数据总线和所述第二数据总线提供给对应所述一个存储单元阵列的所述多路复用器部分。
5.根据权利要求4所述的半导体存储器，其特征在于所述时钟信号产生部分是为所述多个存储单元阵列设置的，和所述时钟信号产生部分以相同的延时时间，将所述第一时钟信号提供给多个所述多路复用器部分。
6.根据权利要求4所述的半导体存储器，其特征在于所述多路复用器部分包括选择部分，它响应控制时钟信号，将所述第一数据传送给所述输出数据总线，然后响应所述控制时钟信号的反向信号将所述第二数据传送给所述输出数据总线；控制时钟信号产生部分，它响应所述第一时钟信号，在所述第二时钟信号的所述一个周期内产生所述控制时钟信号。
7.根据权利要求6所述的半导体存储器，其特征在于所述选择部分包括第一传输门，其与所述第一数据总线和所述输出数据总线相连，以便响应所述控制时钟信号将所述第一数据传送给所述第三数据总线；和第二传输门，其与所述第二数据总线和所述输出数据总线相连，以便响应所述控制时钟信号的反向信号将所述第二数据传送给所述输出数据总线。
8.根据权利要求6所述的半导体存储器，其特征在于所述控制时钟信号产生部分有一个带有复位端的D型触发器，所述D型触发器的反向输出端与数据输入端连接，所述控制时钟信号是响应所述第一时钟信号从所述D型触发器的反向输出端输出，和所述D型触发器是响应提供给所述复位端的复位信号被复位。
9.根据权利要求3到8中的任一项所述的半导体存储器，其特征在于对应所述第二时钟信号的所述一个周期的所述第一时钟信号的两个周期彼此在时间长度上相等。
10.根据权利要求3到8中的任一项所述的半导体存储器，其特征在于所述时钟信号产生部分产生所述第一时钟信号，使其具有比所述第二时钟信号超前一预定相位的相位。
11.根据权利要求3到8中的任一项所述的半导体存储器，其特征在于所述时钟信号产生部分根据所述第二时钟信号的上升沿和下降沿之一产生所述第一时钟信号。
12.根据权利要求1所述的半导体存储器，其特征在于还包括传输第一数据的第一数据总线；传输第二数据的第二数据总线；传输第三数据的第三数据总线；传输第四数据的第四数据总线；和输出数据总线，多路复用器部分，它接收分别来自所述第一到第四数据总线的所述第一到第四数据，而且响应所述第一时钟信号，在所述第二时钟信号的第一周期依次将所述第一数据和所述第二数据输出给所述输出数据总线，以及在跟随所述第一周期后的所述第二时钟信号的第二周期，依次将所述第三数据和所述第四数据输出给所述输出数据总线。
13.根据权利要求12所述的半导体存储器，其特征在于所述多个存储单元阵列的每个都包括第一到第四存储单元阵列部分，其中所述多路复用器部分是为所述多个存储单元阵列的每个设置的，和所述第一到第四数据是从在所述多个存储单元阵列中的一个存储单元阵列中的所述第一到第四存储单元阵列部分中读出的，而且经过所述第一到第四数据总线提供给对应于所述一个存储单元阵列的所述多路复用器部分。
14.根据权利要求13所述的半导体存储器，其特征在于所述时钟信号产生部分是为所述多个存储单元阵列的每个设置的，所述时钟信号产生部分按同样的延时时间，将所述第一时钟信号提供给多个所述多路复用器部分。
15.根据权利要求12所述的半导体存储器，其特征在于所述多路复用器部分包括选择部分，其响应第一到第四控制信号将所述第一到第四数据传送给所述输出数据总线；控制时钟信号产生部分，它响应所述第一时钟信号，在所述第二时钟信号的所述第一周期内产生所述第一和第二控制时钟信号，而在所述第二时钟信号的所述第二周期内产生所述第三和第四控制时钟信号。
16.根据权利要求15所述的半导体存储器，其特征在于所述选择部分包括第一传输门，其与所述第一数据总线和所述输出数据总线相连，以便响应所述第一控制时钟信号将所述第一数据传送给所述输出数据总线；第二传输门，其与所述第二数据总线和所述输出数据总线相连，以便响应所述第二控制时钟信号将所述第二数据传送给所述输出数据总线；第三传输门，其与所述第三数据总线和所述输出数据总线相连，以便响应所述第三控制时钟信号将所述第三数据传送给输出数据总线；和第四传输门，其与所述第四数据总线和所述输出数据总线相连，以便响应所述第四控制时钟信号将所述第四数据传送给所述输出数据总线。
17.根据权利要求15所述的半导体存储器，其特征在于所述控制时钟信号产生部分有一个带有复位端的计数器，所述计数器计数所述第一时钟信号，以便输出所述第一到第四控制时钟信号，和所述计数器是响应提供给所述复位端的复位信号被复位的。
18.根据权利要求12到17中的任一项所述的半导体存储器，其特征在于对应所述第二时钟信号的一个周期的所述第一时钟信号的相邻周期彼此相等。
19.根据权利要求12到17中的任一项所述的半导体存储器，其特征在于所述时钟信号产生部分产生所述第一时钟信号，使其具有比所述第二时钟信号超进一预定相位的相位。
20.根据权利要求12到17中的任一项所述的半导体存储器，其特征在于所述时钟信号产生部分根据所述第二时钟信号的上升沿和下降沿之一产生所述第一时钟信号。
21.一种从多个存储单元阵列的一特定存储单元阵列中读出数据的方法，其中包括下列步骤(a)从第二时钟信号产生单独的第一时钟信号，所述第一时钟信号具有所述第二时钟信号频率的N(N是大于1的整数)倍的频率；(b)以相同的延时时间将所述第一时钟信号传输给所述多个存储单元阵列；(c)从所述第一时钟信号产生N个控制时钟信号；(d)响应所述N个控制时钟信号，在所述第二时钟信号的一个周期内，输出从所述特定存储单元阵列读出的N个数据，作为一系列所述N个数据。
22.根据权利要求21所述的方法，其特征在于所述第一时钟信号具有比所述第二时钟信号超前一预定相位的相位。
全文摘要
一种半导体存储器,包括具有多个存储单元阵列部分(2－1,2－2)的存储器部分,单时钟信号线,时钟信号产生部分(20)和多路复用器部分(MUX)38。时钟信号产生部分根据外部提供的第二时钟信号产生单独的第一时钟信号并且输出第一时钟信号到时钟信号线上。第一时钟信号具有两倍于第二时钟信号的频率。多路复用器部分与时钟信号线相连,而且响应时钟信号线上的第一时钟信号,在第二时钟信号的一个周期期间,将从两个存储单元阵列部分读出的第一数据和第二数据分别依次输出。
文档编号G11C7/22GK1380746SQ0210618
公开日2002年11月20日 申请日期2002年4月8日 优先权日2001年4月6日
发明者前田和范 申请人:日本电气株式会社, 株式会社日立制作所