专利名称：可控制读出放大器工作定时的半导体存储器的利记博彩app
〔发明背景〕〔发明领域〕本发明涉及半导体存储器，尤其涉及具有可以控制读出放大器工作定时的结构的半导体存储器。
〔背景技术说明〕这里介绍动态随机存取存储器主要部分的结构。下面，凡是信号名称以“Z”字母打头的信号，都代表的是L激活信号。现有的半导体存储器，如
图13所示，其中包括众多存储单元，沿行方向排列的众多字线和沿列方向排列的众多位线。在此图中，1代表存储单元，WL代表字线，BL<i>和ZBL<i>代表位线对(i＝0，1，…)。
每一对位线都经各自的读出放大单元2与图中未画出的数据总线连接。位线对BL<k>和ZBL<k>夹着存储区与配置在左侧被包括在读出放大器块SB0内的读出放大单元2连接，位线对BL<k+1>和ZBL<k+1>夹着在存储区与配置在右侧被包括在读出放大器块SB1内的读出放大单元2连接(k＝0，2，4，…)。
读出放大单元2，如图14所示，它包括用来检测相应位线对电位差的读出放大器SA，以及用来对相应位线对进行均衡预充电的均衡预充电路EQ。
图13表明，被包括在读出放大器块SB0内的读出放大器SA由读出放大激活信号SON<0>激活，被包括在读出放大器块SB1内的读出放大器SA由读出放大激活信号SON<1>激活。
均衡预充电路响应于均衡信号，并把提供基准电压VBL的布线VBL与相应的位线以设定的定时作电连接。
当向存储单元写入数据和从存储单元读出数据的工作时，位线对被预充电至基准电位VBL。
在读出工作时，根据从外部输入的地址信号ext.A0~ext.A12，相应的字线WL被驱动至H电平。此时，与该字线WL连接的存储单元1中的数据就被读出，位线的电位改变。接着，读出放大激活信号成为H电平。读出放大器SA对配对的两条位线之间的电位差进行差动放大，并确定位线的数据是“H”或者“L”。
读出放大器SA，如图15所示，它内部有PMOS晶体管T0～T2和NMOS晶体管T3～T5，以及例相器I0。
晶体管T0连接在接受电源电压的节点Vcc与节点Z0之间，以其栅极接受例相器I0的输出信号。晶体管T5连接在节点Z1与接受接地电压的节点GND之间，以其栅极接受读出放大激活信号SON。例相器I0把读出放大激活信号SON反相后再输出。
晶体管T1连接在节点Z0与节点Z3之间，晶体管T3连接在节点Z3与节点Z1之间。晶体管T2连接在节点Z0与节点Z4之间，晶体管T4连接在节点Z4与节点Z1之间。晶体管T1和T3各自的栅极在节点Z4与位线BL连接，晶体管T2和T4各自的栅极在节点Z3与位线ZBL连接。当读出放大激活信号SON成为H时，根据位线对之间的电位差，一条位线被驱动至GND电平，另一条位线被驱动至VCC电平。
这里再用图16来说明读出放大器SA与控制电路之间的关系。从图16可以看出，现有的半导体存储器中包括接受外部行地址选通脉冲信号ext.ZRAS并输出内部信号ZSONM的内部电路100，接受外部地址信号ext.A0~ext.A12并输出块选择信号BS<0>～BS<15>的块选择电路102，产生基准电压VBL的VBL发生电路104，接受块选择信号和内部信号ZSONM并输出读出放大激活信号SON<0>～SON<15>的读出放大激活信号发生电路106，以及存储阵列块B0，B1，…。
通过使外部地址信号ext.A0~ext.A12的组合，在块选择信号BS<0>～BS<15>之中，选择相邻存储阵列块Bj和Bj+1的块选择信号BS<j>和BS<j+1>被激活。
读出放大激活信号发生电路106包括与读出放大激活信号SON<0>，SON<1>，…一一对应配置的逻辑电路5#0，5#1，…，以及倒相器I1#0，I1#1，…。
逻辑电路5#i接受内部信号ZSONM和块选择信号BS<i>作为输入信号。倒相器I1#i把逻辑电路5#i的输出信号加以反相，输出读出放大激活信号SON<i>。
当块选择信号BS<i>为“H”，而内部信号ZSONM为“L”时，读出放大激活信号SON<i>便成为“H”。读出放大激活信号SON<i>被提供给存储阵列块Bi。
存储阵列块Bi包括由读出放大激活信号SON<i>激活的读出放大器SA，被这些读出放大器SA读出其中数据的存储单元，与这些存储元件对应设置的多组位线对，以及用来对这些位线对均衡预充电的均衡预充电路EQ。
在存储阵列块Bk内包括图13中的位线对BL<i>和ZBL<i>以及内部有与位线对BL<i>和ZBL<i>连接的读出放大单元2的读出放大器块SB0；在存储阵列块Bk+1内则包括图13中的位线对BL<i+1>和ZBL<i+1>以及内部有与位线对BL<i+1>和ZBL<i+1>连接的读出放大器块SB1(k＝0，2，4，…；i＝0，2，4，…)。
所有的存储阵列块Bi均由VBL发生电路104提供基准电压VBL。
这里再来介绍现有的半导体存储器的工作情况。外部行地址选通脉冲信号ext.ZRAS为“L”。此时，通过输入的地址信号，某条特定的字线WL被驱动至“H”。与这条字线WL相连接的存储单元中的数据于是就被输出到位线ZBL。内部信号ZSONM要比字线WL的上升时刻迟，成为“L”。
通过使外部输入信号ext.A0～ext.A12组合，例如，块选择信号BS<0>和BS<1>就成为“H”。
由于信号ZSONM为“L”，以及信号BS<0>和BS<1>为“H”，所以读出放大激活信号SON<0>和SON<1>成为“H”。当读出放大激活信号SON<0>和SON<1>成为“H”时，读出放大器SA被激活，位线BL和ZBL各自的数据被确定为“H”或者“L”。
对于如上所述的现有半导体存储器，可以按照如下程序来评价其存储单元的性能。首先，在某个特定的存储元件(关注的单元)中写入“L”数据，在与关注的单元相邻并连接在同一条字线WL上的存储单元中写入“L”数据，在连接在这条字线WL上的其他存储单元中全都写入“H”数据(该写入模式叫做三个读出放大器模式)。然后，从关注的存储单元中读出数据。
这里假定与位线对BL<3>和ZBL<3>连接的存储单元是所关注的单元。于是，在关注的单元和与之相邻的存储单元中，亦即在分别与位线对BL<2>和ZBL<2>、BL<3>和ZBL<3>、BL<4>和ZBL<4>连接的存储单元中，都写入“L”的数据。而且，在与位线对BL<j>和ZBL<j> (j＝0，1，5，6，…)连接的那些存储单元中，都写入“H”的数据。
参看图17，在读出操作时，为了从大多数存储单元中读出“H”的数据，对于存储“H”数据的存储单元，读出放大工作必须加快。与此相反，为了从关注的单元中读出“L”数据，相应的读出放大工作就要放慢。
这样，由于在对大多数存储单元进行读出时会出现接地电位GND上浮，在这种影响下，节点GND的电位已经上浮了。因此，对关注的存储单元进行数据读出，读出容限就要降低。
此外，在读出相邻位线BL<2>上的数据“H”时，位线ZBL<3>要受到它的耦合干扰；在读出相邻位线ZBL<4>上的数据“L”时，位线BL<3>要受到它的耦合干扰。这样一来，位线BL<3>同与之配对的位线ZBL<3>之间的电位差就变小了，这也会减少读出容限。
这样，如采用上述的三个读出放大器模式，因为接地电位GND上浮，就有来自相邻位线的耦合会干扰影响，这些都会减少从某一特定存储单元中读出“L”数据的容限，从而可以加快“L”数据读出故障的出现，所以，能够提供更高质量的产品。
但是，在用上述三个读出放大器模式进行测试时，必须对全部存储元件阵列依次改换所关注的单元来进行数据的写入和读出，这就有一个测试时间过长的问题。
〔发明简述〕本发明的目的在于，提供一种具有可以对其中的存储单元进行快速测试的结构的半导体存储器。
按照本发明某种布局制成的半导体存储器配备内部包括了按行列方式排列的众多存储单元，对应于行配置的众多字线和对应于列配置的众多位线对的存储单元阵列；用来检测配置在众多位线对之中第偶数号的第一组的多个位线对的电位差的第一读出放大器；用来检测配置在众多位线对之中第奇数号的第二组的多个位线对的电位差的第二读出放大器；以及用来分别控制第一和第二读出放大器各自工作定时的读出放大器控制电路。
理想情况是，读出放大器控制电路包括用来产生控制第一读出放大器激活的第一激活信号的第一个块控制电路，以及用来产生控制第二读出放大器激活的第二激活信号的第二个块控制电路。
尤其是，第一个块控制电路内有一个延迟部分和这样一个电路，后者在通常模式下把激活信号作为上述第一激活信号输出，但在测试模式下，则把由延迟部分延迟了的激活信号作为第一激活信号输出。
第二个块控制电路内也有一个延迟部分和类似的一个电路，后者在通常模式下把激活信号作为上述第二激活信号输出，但在测试模式下，则把由延迟部分延迟了的激活信号作为第二激活信号输出。
尤其是，在测试模式下，第一个块控制电路与外部输入信号同步产生第一激活信号。
在测试模式下，第二个块控制电路也与外部输入信号同步产生第二激活信号。
尤其是，在测试模式下，第一个块控制电路与第一外部输入信号同步产生第一激活信号；在测试模式下，第二个块控制电路与第二外部输入信号同步产生第二激活信号。
按照本发明另一种布局制成的半导体存储器配备内部包括了按行列方式排列的众多存储单元、对应于行配置的众多字线和对应于列配置的众多位线的存储单元阵列；用来检测配置在众多位线对之中第偶数号的第一组的多个位线对的电位差的第一读出放大器；用来检测配置在众多位线对之中第奇数号的第二组的多个位线对的电位差的第二读出放大器；用来给配置在第偶数号的第一组的多个位线对预充电提供电压的第一布线；用来给配置在第奇数号的第二组的多个位线对预充电提供电压的第二布线；以及用来分别控制第一布线和第二布线上电压的控制电路。
理想情况是，控制电路包括控制第一布线电压的第一个块控制电路和用来控制第二布线的第二个块控制电路。
尤其是，第一个块控制电路包括这样一个电路，在测试模式下，它根据外部输入管脚接受到的信号来决定第一布线的电压。
第二个块控制电路也包括类似的一个电路，在测试模式下，它根据外部输入管脚接受到的信号来决定第二布线的电压。
尤其是，第一个块控制电路包括这样一个电路，在测试模式下，它基于第一测试模式信号，依照第一外部输入管脚接受到的信号来决定第一布线的电压，第二组控制电路也包括类似的电路，在测试模式下，它基于第二测试模式信号，依照第二外部输入管脚接受到的信号来决定第二布线的电压。
尤其是，半导体存储器还配备产生第一基准电压的第一发生电路，以及产生与第一基准电压不同的第二基准电压的第二发生电路。第一个块控制电路，在通常模式下，向第一布线提供第一基准电压；在测试模式下，向第一布线提供第二基准电压。第二个块控制电路，在通常模式下，向第二布线提供第一基准电压；在测试模式下，向第二布线提供第二基准电压。
如上所述，根据本发明的半导体存储器，可以分别控制与第偶数号位线对连接的读出放大器和与第奇数号位线对连接的读出放大器的激活定时。因此，即使不进行数据写入操作，也能快速地检测出有缺陷的存储单元。
而且，根据本发明的半导体存储器，由于在读出放大激活信号控制电路中设置了一个延迟部分，可以使激活定时延迟。
而且，根据本发明的半导体存储器，可以与外部输入同步激活读出放大器。
此外，根据本发明的半导体存储器，还可以分别控制为第偶数号位线对预充电的布线上的电位和为第奇数号位线对预充电的布线上的电位。这样，就有可能不进行数据写入操作，便快速地检测出有缺陷的存储单元。
尤其是，根据本发明的半导体存储器，可以由外部输入来决定各布线的电位。而且，根据本发明的半导体存储器，由于配有产生多个不同电位的电路，可以控制各布线上的电位。
通过参照附图的后述的本发明的详细说明，本发明的上述和其它的目的、特征、方面和优点会变得更加明白。
〔附图的简单说明〕图1是第一实施例半导体存储器主要部分结构的示意图。
图2是第一实施例半导体存储器1000整体结构的简要示意图。
图3是第一实施例中测试模式设定电路216的示意图。
图4是说明第一实施例半导体存储器1000工作情况的时序图。
图5是第二实施例半导体存储器主要部分结构的示意图。
图6是第二实施例半导体存储器2000整体结构的简要示意图。
图7是说明第二实施例半导体存储器2000工作情况的时序图。
图8是第三实施例半导体存储器主要部分结构的示意图。
图9是说明第三实施例中基准电位与读出放大器之间关系的示意图。
图10是说明第三实施例半导体存储器工作情况的时序图。
图11是第四实施例半导体存储器主要部分结构的示意图。
图12是第四实施例半导体存储器主要部分另一种结构例子的示意图。
图13是说明现有半导体存储器内部位线对与读出放大器块之间关系的示意图。
图14是现有半导体存储器中读出放大单元结构的简要示意图。
图15是读出放大器SA的电路结构图。
图16是现有半导体存储器主要部分结构的示意图。
图17是说明现有半导体存储器工作情况的时序图。
〔优选实施例说明〕下面，利用附图来说明本发明几个实施例中的半导体存储器。在附图中，相同或者相应部分标注了同样的记号或符号，其说明从略。
〔第一实施例〕以下用图1来说明第一实施例半导体存储器主要部分的结构。第一实施例半导体存储器，如图1所示，它包括如下部分接受外部行地址选通脉冲信号ext.ZRAS并输出内部信号ZSONM的内部电路100；接受外部地址信号ext.A0～ext.A12，并输出块选择信号BS<0>～BS<15>的块选择电路102；产生位线基准电压VBL的VBL发生电路104，产生读出放大激活信号的读出放大激活信号发生电路106；把内部信号ZSONM加以反相并输出内部信号SONM的倒相器I10；奇数块控制电路110；偶数块控制电路112；以及存储阵列块B0，B1，…。
奇数块控制电路110包括延迟内部信号SONM的延迟部分3；把测试模式信号TMO加以反相的倒相器I15；以及OR电路63和NAND电路64。在延迟部分3内，则包括串连连接的倒相器I11和I12。
OR电路63把倒相器I15的输出和延迟部分3的输出作为输入信号接受。NAND电路64把OR电路63的输出和内部信号SONM作为输入信号接受，并输出存储阵列块Bk(k为奇数，称为奇数阵列)所对应的内部信号ZSONModd。
偶数块控制电路112包括延迟内部信号SONM的延迟部分4、把测试模式信号TME加以反相的倒相器I16、OR电路65以及NAND电路66。
OR电路65把延迟部分4的输出和倒相器I16的输出作为输入信号接受。NAND电路66把内部信号SONM和OR电路65的输出作为输入信号接受，并输出存储阵列块Bj(j为偶数，称为偶数阵列)所对应的内部信号ASONMeven。
被包括在读出放大激活信号发生电路106中的逻辑电路5#k(k＝1，3，…)，把内部信号ZSONModd和块选择信号BS<k>作为输入信号接受。被包括在读出放大激活信号发生电路106中的逻辑电路5#j(j＝0，2，…)，把内部信号ZSONMeven和块选择信号BS<j>作为输入信号接受。倒相器I1#h(h＝0，1，2，…)把逻辑电路5#h的输出信号加以反相，输出读出放大激活信号SON<h>。
下面用图2来说明第一实施例半导体存储器整体结构的一个例子。第一实施例半导体存储器1000，如图2所示，它包括如下部分用来接受外部控制信号(外部行地址选通脉冲信号ext.ZRAS、外部列地址选通脉冲信号ext.ZCAS、外部允许写入信号ext.ZWE、外部允许输出信号ext.ZOE等的控制信号输入缓冲器200；用来接受外部地址信号ext.A0～ext.A12的地址输入缓冲器202；用来接受地址输入缓冲器202所输出的内部地址信号int.A0～int.12和接受控制信号输入缓冲器200所输出的内部信号并输出内部控制信号的控制电路204；以及接受内部地址信号int.A0～int.A12和接受控制信号输入缓冲器200所输出的内部信号并输出测试模式信号的测试模式设定电路216。
测试模式设定电路216，在它内部产生测试模式所需要的测试模式信号。在第一实施例中，如图3所示，根据内部行地址选通脉冲信号int.ZRAS、内部列地址选通脉冲信号int.ZCAS、内部允许写入信号int.ZWE(分别与外部行地址选通脉冲信号ext.ZRAS、外部列地址选通脉冲信号ext.ZCAS、外部允许写入信号ext.ZWE相对应)，以及内部地址信号int.A0～int.A12，决定测试模式信号TMO和TME各自的逻辑电平。
作为一个例子，当外部列地址选通脉冲信号ext.ZCAS和外部允许写入信号ext.ZWE比外部行地址选通脉冲信号ext.ZRAS先成为“L”时(即所谓WCBR模式)，依据外部地址信号ext.A0～ext.A12的组合来决定测试模式信号TMO和TME的逻辑。
图2表明，半导体存储器1000还包括行译码器206、列译码器208、输入缓冲器210、前置放大写入驱动器212，以及输出缓冲器214。
行译码器206受控制电路204的控制，选择由地址输入缓冲器202输出的行地址Xadd所指定的行。列译码器208受控制电路204的控制，选择由地址输入缓冲器202输出的列地址Yadd所指定的列。
输入缓冲器210受控制电路204的控制，接受来自数据输入输出管脚DQ0～DQ15的写入数据。输入缓冲器210内的数据，受控制电路204的控制，经前置放大写入驱动器212被写入对应的存储单元。
输出缓冲器214受控制电路204的控制，把从存储单元读出的数据输出到数据输入输出管脚DQ0～DQ15。
此处用图4来说明第一实施例半导体存储器1000的工作过程。假定要检测被包括在存储阵列块B1内与位线对BL<3>和ZBL<3>连接的存储单元的缺陷。
进行缺陷检测时，向存储阵列块B0和B1的存储单元写入“L”的数据。
接着进行读出操作。设定为WCBR模式。外部行地址选通脉冲信号ext.ZRAS为L电平。通过外部地址信号ext.A0～ext.A12的组合。测试模式信号TMO定为“H”，测试模式信号TME定为“L”。块选择信号BS<0>和BS<1>定为“H”。
随着外部行地址选通脉冲信号ext.ZRAS的下降，选择出字线。
在外部行地址选通脉冲信号ext.ZRAS成为“L”时，受此影响，内部信号ZSONM变为“L”电平。
由于测试模式信号TME为“L”，与偶数块对应的内部信号ZSONMeven成为“L”。读出放大激活信号SON<0>变为“H”，存储阵列块B0(偶数块)的读出放大器SA被激活。对应的位线对的电位得以确定。
由于测试模式信号TMO为“H”，与奇数块对应的内部信号ZSONModd，在内部信号ZSONM成为“L”之后由延迟部分3延迟一段延迟时间Δt，成为“L”。因此，读出放大激活信号SON<1>要比读出放大激活信号SON<0>延迟一段时间Δt成为“H”。
所以，与偶数块(例如读出放大器块SB0)内包括的读出放大器SA比较起来，奇数块(例如读出放大器块SB1)内包括的读出放大器SA要晚一些时间被激活。
由于这个缘故，受到在偶数块一侧存储单元读出时接地电位上浮的影响，在奇数块一侧的读出放大器SA，读出容限有所降低。
此外，位线ZBL<3>要受到把写入相邻位线BL<2>的“H”数据读出时的耦合干扰，位线BL<3>要受到把相邻位线ZBL<4>的“L”数据读出时的耦合干扰。这样一来，位线对BL<3>和ZBL<3>之间的电位差就变小了，读出容限也随之下降。
如上所述，根据第一实施例半导体存储器，不向存储单元写入三个读出放大器模式的数据便可以检测出有缺陷单元。其结果，就有可能缩短检测有缺陷存储器的测试时间。
〔第二实施例)第二实施例半导体存储器主要部分的结构，可以用图5加以说明。如图5所示，第二实施例半导体存储器包括内部电路100；块选择电路102；VBL发生电路104；接受第一外部列地址选通脉冲信号ext.ZLCAS并输出内部信号int.LCAS的内部电路120；接受第二外部列地址选通脉冲信号ext.ZUCAS并输出内部信号int.UCAS的内部电路122；控制电路128；奇数块控制电路124；偶数块控制电路126；以及存储阵列块B0，B1，…。
控制电路128按照内部信号ZSONM和测试模式信号TM输出信号TX。控制电路128包括倒相器I20～I22和NAND电路70。倒相器I20把测试模式信号TM反相，倒相器I21把内部信号ZSONM反相。NAND电路70接受倒相器I20的输出和倒相器I21的输出并输出信号/TX。倒相器I22把信号/TX反相并输出信号TX。信号TX被提供给奇数块控制电路124和偶数块控制电路126。
奇数块控制电路124包括AND电路71和NOR电路72。AND电路71把测试模式信号TM和内部信号int.LCAS作为输入信号接受。NOR电路72接受AND电路71的输出和信号TX，输出对应于奇数块的内部信号ZSONModd。
偶数块控制电路126包括AND电路73和NOR电路74。AND电路73把内部信号int.UCAS和测试模式信号TM作为输入信号接受。NOR电路74接受AND电路73的输出和信号TX，输出对应于偶数块的内部信号ZSONMeven。
包括在读出放大激活信号发生电路106内的逻辑电路5#k(k＝1，3，…)接受内部信号ZSONModd和块选择信号BS<k>作为输入信号。包括在读出放大激活信号发生电路106内的逻辑电路5#j(j＝0，2，…)接受内部信号ZSONMeven和块选择信号BS<j>作为输入信号。倒相器I1#h(h＝0，1，2，…)把逻辑电路5#h的输出反相，输出读出放大激活信号SON<h>。
通过对外部输入的切换，可以使读出放大激活信号SON<h>和读出放大激活信号SON<h+1>中的某一方被激活，而另一方处于非激活状态。
关于第二实施例半导体存储器的整体结构的一个例子，下面用图6来说明。如图6所示，第二实施例半导体存储器2000包括接受外部控制信号(外部行地址选通脉冲信号ext.ZRAS、外部列地址选通脉冲信号ext.ZLCAS和ext.ZUCAS、外部允许写入信号ext.ZWE、外部允许输出信号ext.ZOE等)的控制信号输入缓冲器222；地址输入缓冲器202；接受地址输入缓冲器202输出的内部地址信号int.A0～int.A12和控制信号输入缓冲器222输出的内部信号并输出内部控制信号的控制电路224；以及接受内部地址信号int.A0～int.A12和由控制信号输入缓冲器222输出的内部信号并输出测试模式信号的测试模式设定电路226。
测试模式设定电路226根据内部行地址选通脉冲信号int.ZRAS、内部列地址选通脉冲信号int.ZUCAS、int.ZLCAS和内部允许写入信号int.ZWE(与外部行地址脉冲选通信号ext.ZRAS、外部列地址选通脉冲信号ext.ZUCAS和ext.ZLCAS、外部允许写入信号ext.ZWE一一对应)，以及内部地址信号int.A0～int.A12，决定测试模式信号TMO、TME和TM各自的逻辑电平。
读出放大激活信号的激活定时，与外部输入信号(在附图所示例子中是外部列地址选通脉冲信号ext.ZUCAS和ext.ZLCAS)同步。
关于第二实施例半导体存储器的工作过程，下面用图7来加以说明。假定要检测出存储阵列块B1中包括的与位线对BL<3>和ZBL<3>连接的那个存储单元的缺陷。
在进行缺陷检测时，向存储阵列块B0和B1写入“L”的数据。
接着，进行读出操作。与第一实施例中一样，这里设定为WCBR模式。通过信号ext.A0～ext.A12，把测试模式信号TM设定为“H”。NAND电路70的输出/TX与外部行地址选通脉冲信号ext.ZRAS无关，被固定在“H”。
当外部列地址选通脉冲信号ext.ZUCAS下降时，内部信号ZSONMeven同步地也随之下降。
这时读出放大激活信号SON<0>成为H电平，偶数块的读出放大器SA被激活。位线BL<2>的电位上升，位线ZBL<4>的电位下降。
接着，与外部信号ext.ZLCAS的下降保持同步，内部信号ZSONModd下降。
读出放大激活信号SON<1>成为H电平，奇数块的读出放大器SA被激活。
偶数块一侧的存储单元在读出时，引起接地电位上浮，受此影响，奇数块一侧读出放大器SA的读出容限降低。
此外，在相邻位线BL<2>上写入的“H”数据被读出时，位线ZBL<3>要受到它的耦合干扰；在相邻位线ZBL<4>上的“L”数据被读出时，位线BL<3>也要受到它的耦合干扰。于是，位线对BL<3>和ZBL<3>之间的电位差变小了，这也导致读出容限减小。
因此，根据第二实施例半导体存储器，内部信号ZSONModd和ZSONMeven由于它们同外部行地址脉冲信号ext.ZRAS的上升定时没有关系，这就有可能通过外部列地址选通脉冲信号ext.ZUCAS和ext.ZLCAS对它们进行控制。
这样一来，由于可以通过错开外部输入信号激活定时来错开偶数块中读出放大器SA和奇数块中读出放大器SA的激活定时，能够取得与第一实施例同样的效果。
〔第三实施例〕关于第三实施例半导体存储器主要部分的结构，可以用图8加以说明。第三实施例半导体存储器包括内部电路100；块选择电路102；VBL发生电路104；VBL施加电路130；偶数块对应的VBL控制电路132；奇数块对应的VBL控制电路134；读出放大激活信号发生电路106；以及存储阵列块B0，B1，…。
在读出放大激活信号发生电路106所包括的逻辑电路5#i接受内部信号ZSONM和块选择信号BS<i>，作为输入；倒相器I1#i把逻辑电路5#i的输出反向，输出读出放大激活信号SON〔i〕。
VBL施加电路130根据外部允许输出信号ext.ZOE、测试模式信号TME以及TMO，向节点Z30提供基准电位VBL2。更具体地说，VBL施加电路130是在测试模式信号TMO或者TME成为“H”时被激活，它的接受外部允许输出信号ext.ZOE的端子与节点Z30变成电接通。VBL发生电路104向节点32提供基准电位VBL。
VBL控制电路132包括倒相器I30和晶体管T10～T13。晶体管T10和T12是PMOS晶体管，晶体管T11和T13是NMOS晶体管。
倒相器130把测试模式信号TME加以反相后输出。晶体管T10和T11根据测试模式信号TME(和倒相器130的输出)把节点32与布线VBLeven电接通。晶体管T12和T13根据测试模式信号TME(和倒相器130的输出)把节点30与布线VBLeven电接通。
VBL控制电路134包括倒相器I31和晶体管T14～T17。晶体管T15和T17是PMOS晶体管，晶体管T14和T16是NMOS晶体管。
倒相器I31把测试模式信号TMO加以倒相后输出。晶体管T16和T17根据测试模式信号TMO(和倒相器I31的输出)把节点32与布线VBLodd电接通。晶体管T14和T15根据测试模式信号TMO(和倒相器I31的输出)把节点30与布线VBLodd电接通。
存储阵列块Bk(k为0及大于0的偶数)从布线VBLeven接受基准电位的提供，存储阵列块Bk+1从布线VBLodd接受基准电位的提供。
这里用图9作具体说明。在读出放大器块SB0所包括的读出放大单元2与布线VBLeven连接，在读出放大器块SB1所包括的读出放大单元2与布线VBLodd连接。因此，第偶数号位线对和第奇数号位线对是分别从不同的布线得到基准电压而被预充电的。
布线VBLeven和布线VBLodd上的电位在基准电位VBL或VBL2之间切换。
由图8可以看出，当测试模式信号TMO或TME为“L”时(通常模式)，布线VBLodd和VBLeven上的电位与VBL发生电路的输出一致。
当测试模式信号TMO成为“H”时，布线VBLodd上的电位由外部允许输出信号ext.ZOE决定。当测试模式信号TME成为“H”时，布线VBLeven上的电位由外部允许输出信号ext.ZOE决定。
关于第三实施例半导体存储器的工作过程，可以用图10加以说明。与第一和第二实施例中一样，对所有的存储单元都写入L的数据。比较起外部行地址选通脉冲信号ext.ZRAS来，把外部列地址选通脉冲信号ext.ZCAS和外部允许输出信号ext.ZWE先设定为“L”。通过外部地址信号ext.A0～ext.A12的组合，设测试模式信号TMO为“H”，测试模式信号TME为“L”。
同以前一样，当外部行地址选通脉冲信号ext.ZRAS成为“L”时，被这样的字线WL成为“H”，内部信号ZSONM成为“L”。
根据外部地址信号ext.A0～ext.A12，读出放大激活信号SON<0>和SON<1>成为“H”。
由于测试模式信号TMO为“H”，布线VBLodd为基准电位VBL2。由于测试模式信号TME为“L”，布线VBLeven为基准电位VBL。
例如，在基准电位VBL2小于基准电位VBL的场合，布线VBLodd的电位也小于布线VBLeven的电位。
在众多的读出放大器SA中，基准电位较高的那些读出放大器SA，因为晶体管T4的栅极和源极之同的电压Vgs大，会先行进行读出放大。
由于这个缘故，偶数块的读出放大器SA会先行工作，而奇数块的读出放大器SA会迟一些工作。因此，与第一实施例一样，不进行向存储单元写入数据的操作便有可能快速检测出有缺陷元件。
〔第四实施例〕关于第四实施例的半导体存储器主要部分的结构，用图11来加以说明。第四实施例半导体存储器包括内部电路100；块选择电路102；VBL发生电路104和140；偶数块对应的VBL控制电路132；奇数块对应的VBL控制电路134；读出放大激活信号发生电路106；以及存储阵列块B0，B1，…。
读出放大激活信号发生电路106所包括的逻辑电路5#i接受内部信号ZSONM和块选择信号BS<i>作为输入信号，倒相器I1#i把逻辑电路5#i的输出加以反相，输出读出放大激活信号SON<i>。
VBL发生电路140，接受测试模式信号TME和TMO，向节点30提供基准电位VBL2。VBL发生电路140在测试模式信号TMO或TME成为“H”时被激活，产生与基准电位VBL有不同电位电平的基准电位VBL2。
VBL控制电路132向布线VBLeven或提供VBL发生电路140的输出，或提供VBL发生电路104的输出。VBL控制电路134向布线VBLodd或提供VBL发生电路140的输出，或提供VBL发生电路104的输出。
采用了两种基准电位，于是在提供给奇数块的基准电位和提供给偶数块的基准电位之间便建立起一个电位差。
由于可以对偶数块的读出放大器和奇数块的读出放大器的工作定时实现分别控制，因此，可以取得与第一实施例相同的效果。
而且，在上述例子中，虽然用了两种基准电位，但也并非仅限于此，图12所示的半导体存储器就包括了VBL施加电路142和144。
VBL施加电路142接受外部允许输出信号ext.ZOE和测试模式信号TME，输出基准电位VBL2。例如，当测试模式信号TME为H电平时，输出的VBL2就成为与外部允许输出信号ext.ZOE同样的电位电平。
VBL施加电路144接受外部允许写入信号ext.ZWE和测试模式信号TMO，输出基准电位VBL3。例如，当测试模式信号TMO为H电平时，输出的VBL3就成为与外部允许写入信号ext.ZWE同样的电位电平。
VBL控制电路132根据测试模式信号TME，将布线VBLeven定为基准电位VBL或者基准电位VBL2。
VBL控制电路134根据测试模式信号TMO，将布线VBLodd定为基准电位VBL或者基准电位VBL3。
采取这样的结构，也可以分别控制奇数块对应的位线对和偶数块对应的位线对上的基准电位。
以上，参照附图详细地说明了本发明，但这些说明始终是例示性的，而不是在任何意义上来限制本发明，本发明的要旨和范围只由后附的权利要求来限定，包含与权利要求的范围均等的意义和范围内的全部变更。
权利要求
1.一种半导体存储器，其特征在于，备有包含以行列方式配置的众多存储单元(1)、对应于行配置的众多字线(WL)、对应于列配置的众多位线对(BL和ZBL)的存储单元阵列(B0～B3)；用来检测在上述众多位线对之中配置在第偶数号的第一组多个位线对的电位差的第一读出放大器(2)；用来检测在上述众多位线对之中配置在第奇数号的第二组多个位线对的电位差的第二读出放大器(2)；用来分别控制上述第一和第二读出放大器各自工作定时的读出放大控制电路(106、110和112)。
2.如权利要求1中所述的半导体存储器，其特征在于上述读出放大控制电路包括用来产生控制上述第一读出放大器激活的第一激活信号的第一个块控制电路(112)；以及用来产生控制上述第二读出放大器激活的第二激活信号的第二个块控制电路(110)。
3.如权利要求2中所述的半导体存储器，其特征在于上述第一个块控制电路(112)包括延迟部分(4)；用来在通常模式下把激活信号作为上述第一激活信号输出，在测试模式下则把上述激活信号经上述延迟部分延迟以后的信号作为第一激活信号输出的电路(I16，65和66)。
4.如权利要求2中所述的半导体存储器，其特征在于上述第二个块控制电路(110)包括延迟部分(3)；用来在通常模式下把激活信号作为上述第二激活信号输出，在测试模式下则把上述激活信号经上述延迟部分延迟以后的信号作为第二激活信号输出的电路(I15，63和64)。
5.如权利要求2中所述的半导体存储器，其特征在于上述第一个块控制电路(112)，在测试模式下，与外部输入信号同步产生上述第一激活信号。
6.如权利要求2中所述的半导体存储器，其特征在于上述第二个块控制电路(110)，在上述测试模式下，与外部输入信号同步产生上述第二激活信号。
7.如权利要求2中所述的半导体存储器，其特征在于上述第一个块控制电路(112)在测试模式下，与第一外部输入信号同步产生上述第一激活信号；上述第二个块控制电路(110)在上述测试模式下，与第二外部输入信号同步产生上述第二激活信号。
8.一种半导体存储器，其特征在于，备有包含以行列方式配置的众多存储单元(1)、对应于行配置的众多字线(WL)、对应于列配置的众多位线对(BL和ZBL)的存储单元阵列；用来检测在上述众多位线对之中配置在第偶数号的第一组多个位线对的电位差的第一读出放大器(2)；用来检测在上述众多位线对之中配置在第奇数号的第二组多个位线对的电位差的第二读出放大器(2)；为上述配置在第偶数号的第一组多个位线对提供用作预充电的电压的第一布线(VBLeven)；为上述配置在第奇数号的第二组多个位线对提供用作预充电的电压的第二布线(VBLodd)；以及用来分别控制上述第一布线和上述第二布线上电压的控制电路(132和134)。
9.如权利要求8中所述的半导体存储器，其特征在于上述控制电路包括用来控制上述第一布线电压的第一个块控制电路(132)；以及用来控制上述第二布线电压的第二个块控制电路。
10.如权利要求9中所述的半导体存储器，其特征在于上述第一个块控制电路包括在测试模式下，根据从外部输入管脚接受到的信号决定上述第一布线上电压的电路(T10～T13，130)。
11.如权利要求9中所述的半导体存储器，其特征在于上述第二个块控制电路包括在测试模式下，根据从外部输入管脚接受到的信号决定上述第二布线上电压的电路(T14～T17，131)。
12.如权利要求9中所述的半导体存储器，其特征在于上述第一个块控制电路包括在测试模式下，基于第一测试模式信号，根据从第一外部输入管脚接受到的信号决定上述第一布线上电压的电路(T10～T13，130)；上述第二个块控制电路包括在上述测试模式下，基于第二测试模式信号，根据从第二外部输入管脚接受到的信号决定上述第二布线上电压的电路(T14～T17，131)。
13.如权利要求9中所述的半导体存储器，其特征在于还备有产生第一基准电压的第一发生电路(104)，产生与上述第一基准电压不同的第二基准电压的第二发生电路(130)；上述第一个块控制电路(132)在通常模式下，向上述第一布线提供上述第一基准电压；在测试模式下，向上述第一布线提供上述第二基准电压。
14.如权利要求9中所述的半导体存储器，其特征在于还备有产生第一基准电压的第一发生电路(104)，产生与上述第一基准电压不同的第二基准电压的第二发生电路(130)；上述第二个块控制电路(134)在通常模式下，向上述第二布线提供上述第一基准电压；在测试模式下，向上述第二布线提供上述第二基准电压。
全文摘要
本发明的课题是一种半导体存储器,它包括两套控制电路(110和112),可以控制用来驱动对应于第奇数号位线对的读出放大器的读出放大信号和对应于第偶数号位线对的读出放大信号各自的工作定时。借助于这两套控制电路(110和112),可以把为相邻位线对的每一对设置的读出放大器的工作定时错开。
文档编号G11C29/04GK1368734SQ01137100
公开日2002年9月11日 申请日期2001年10月22日 优先权日2001年2月1日
发明者中村弥生, 伊藤孝 申请人:三菱电机株式会社