一种抗干扰的时钟和数据恢复集成电路设计的利记博彩app
【技术领域】
[0001]本实用新型涉及电子领域，特别涉及一种抗干扰的时钟和数据恢复集成电路设
i+o
【背景技术】
[0002]由于无线通信(return-to-zero)信道上只能传输串行数据，不能传输时钟信号，所以数据接收端接收串行数据后，通过clock and data recovery电路简称⑶R电路来实现时钟和数据恢复。CDR输出的时钟Csani是原始数据比特率的2倍，相当于2倍的过采样时钟；数据为RZ数据Drz，发送码I被CDR恢复为高电平，在整个码元期间只持续一段时间(至少半个(:_周期)，其余时间返回零电平的格式。由于码间串扰和各种噪声的存在，导致Drz可能引入正/负脉冲毛刺。因此，对串行数据的准确恢复是正确进行后续处理的前提。
【发明内容】
[0003]为了解决现有技术的问题，本实用新型实施例提供了一种抗干扰的时钟和数据恢复集成电路设计。
[0004]所述技术方案如下:
[0005]—种抗干扰的时钟和数据恢复集成电路设计，包括CDR电路模块，所述CDR电路模块用于恢复时钟和数据；
[0006]还包括一级缓存模块、二级缓存模块、组合逻辑电路模块、第三上升沿触发D触发器；所述一级缓存模块用于利用时钟的上升沿和下降沿对数据进行一级缓存，包括第一上升沿触发D触发器、第一下降沿触发D触发器；所述二级缓存模块用于利用时钟的上升沿和下降沿对一级缓存的数据进行二级缓存，包括第二上升沿触发D触发器、第二下降沿触发D触发器；所述组合逻辑电路模块用于对一级缓存的数据和二级缓存的数据进行逻辑操作，并消除逻辑操作的数据引入的正脉冲毛刺或者负脉冲毛刺，包括第一或门、第二或门、第二级逻辑门；所述第三上升沿触发D触发器用于由时钟的上升沿采样输出恢复数据；
[0007]其中，所述第一上升沿触发D触发器的一个输入端接入时钟，另一个输入端接入数据，输出端分别与所述第二上升沿触发D触发器的一个输入端和所述第一或门的一个输入端连接；所述第二上升沿触发D触发器的另一个输入端接入时钟，输出端与所述第一或门的另一个输入端连接；所述第一或门的输出端与所述第二级逻辑门的一个输入端连接；所述第一下降沿触发D触发器的一个输入端接入时钟，另一个输入端接入数据，输出端分别与所述第二下降沿触发D触发器的一个输入端和所述第二或门的一个输入端连接；所述第二下降沿触发D触发器的另一个输入端接入时钟，输出端与所述第二或门的另一个输入端连接；所述第二或门的输出端与所述第二级逻辑门的另一个输入端连接；所述第二级逻辑门的输出端与所述第三上升沿触发D触发器的一个输入端连接；所述第三上升沿触发D触发器的另一个输入端接入时钟，输出端输出恢复数据。
[0008]进一步的，所述第二级逻辑门为或门或者与门，所述或门用于消除逻辑操作的数据引入的负脉冲毛刺，所述与门用于消除逻辑操作的数据引入的正脉冲毛刺。
[0009]进一步的，还包括时钟判决模块，所述时钟判决模块用于对时钟进行二分频，包括D触发器；
[0010]其中，所述D触发器的输入端接入时钟，输出端输出恢复时钟。
[0011]本实用新型实施例提供的技术方案带来的有益效果是:
[0012]通过在⑶R电路模块上连接三个逻辑门和六个D触发器，组成一级缓存模块、二级缓存模块、组合逻辑电路模块、第三上升沿触发D触发器、时钟判决模块，利用CDR电路模块输出的时钟的上升沿和下降沿对CDR电路模块输出的数据进行一级缓存、二级缓存，然后进行逻辑操作，最后由时钟的上升沿采样输出恢复数据，实现了同步进行无线通信数据解码和消除小于过采样时钟半个时钟周期中的数据引入的正脉冲毛刺或者负脉冲毛刺，不仅为通信系统中无线通信提供可靠的数据传输，还能够提高设备接收端接收数据的可靠性，实施简便，具有广阔的应用前景。
【附图说明】
[0013]为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0014]图1是本实用新型的结构示意图；
[0015]图2是抗干扰的时钟和数据恢复集成电路设计对小于过采样时钟半个时钟周期的正脉冲毛刺的消除时序图；
[0016]图3是抗干扰的时钟和数据恢复集成电路设计对小于过采样时钟半个时钟周期的负脉冲毛刺的消除时序图。
[0017]其中，1、第一上升沿触发D触发器，2、第一下降沿触发D触发器，3、第二上升沿触发D触发器，4、第二下降沿触发D触发器，5、第三上升沿触发D触发器，6、第一或门，7、第二或门，8、第二级逻辑门，C_、时钟，Drz、数据，、恢复时钟，、恢复数据。
【具体实施方式】
[0018]为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型实施方式作进一步地详细描述。
[0019]实施例一
[0020]如图1所示，一种抗干扰的时钟和数据恢复集成电路设计，包括CDR电路模块，所述CDR电路模块用于恢复时钟和数据。
[0021]还包括一级缓存模块、二级缓存模块、组合逻辑电路模块、第三上升沿触发D触发器5 ;所述一级缓存模块用于利用时钟Csani的上升沿和下降沿对数据D >^进行一级缓存，包括第一上升沿触发D触发器1、第一下降沿触发D触发器2 ;所述二级缓存模块用于利用时钟Csan的上升沿和下降沿对一级缓存的数据进行二级缓存，包括第二上升沿触发D触发器3、第二下降沿触发D触发器4 ;所述组合逻辑电路模块用于对一级缓存的数据和二级缓存的数据进行逻辑操作，并消除逻辑操作的数据引入的正脉冲毛刺或者负脉冲毛刺，包括第一或门6、第二或门7、第二级逻辑门8 ;所述第二级逻辑门8为或门或者与门，所述或门用于消除逻辑操作的数据引入的负脉冲毛刺，所述与门用于消除逻辑操作的数据引入的正脉冲毛刺；所述第三上升沿触发D触发器5用于由时钟CsaJ勺上升沿采样输出恢复数据D还包括时钟判决模块，所述时钟判决模块用于对时钟CsJi行二分频，包括D触发器(图中未示出)。
[0022]其中，所述第一上升沿触发D触发器I的一个输入端接入时钟Csani，另一个输入端接入数据Drz，输出端分别与所述第二上升沿触发D触发器3的一个输入端和所述第一或门6的一个输入端连接；所述第二上升沿触发D触发器3的另一个输入端接入时钟Csan,输出端与