一种使用在otn分组交换接口芯片内部的分时存储电路结构的利记博彩app
【专利摘要】本发明公开了一种高速异步处理数据的电路结构，支持低速接口向高速接口数据传输。这种结构适用于OTN中的传输，因为在处理数据单元模块之间存在多种频率的时钟信号，在OTN芯片与外部芯片包交换的时候，就需要将数据包发到高速接口进行交换，并且需要大量的异步FIFO电路。数据包输出还要经过轮询输出，FIFO地址与轮询地址产生庞大的地址选择网络，导致电路运算速度降低，本发明将大量的异步FIFO拆开并重新组合，将用1个控制电路和4个双端口RAM组合为一个跨时钟域处理数据的新的电路结构。
【专利说明】
一种使用在OTN分组交换接口芯片内部的分时存储电路结构
技术领域
[0001]本发明涉及OTN(光传送网)超高速光传输网络异步处理数据技术领域，利用硬件描述语言verilog，设计了一种使用在分组交换接口芯片内部的分时存储电路结构。
【背景技术】
[0002]OTN是以波分复用技术为基础、在光层组织网络的传送网，是下一代的骨干传送网。OTN是一个能够实现光、电信号实时传输的完整光传输网架构，因此它包含了电和光两层网络体系，并能够按照相关技术标准的规定高效地完成客户信息的传输。
[0003]OTN交换定义为数字传送容器的交叉互联，亦名为光传送数字单元(ODUk)，遵守G.709光传送网络的标准复用层级。根据这些传送容器承载的业务负荷不同，其速率也变化不一，范围从100Gbit/s(0DU4)到lGbit/s(0DU0)不等。OTN以往采用的是面向连接的电路交换方式，其缺点是网络的带宽利用率低，电路交换时不同数据类型、不同规格、不同速率的终端很难相互进行通信，也难以在通信过程中进行差错控制，基于市场和技术发展的需求产生了以分组交换作为交换方式的OTN分组交换接口芯片。
[0004]分组交换也称包交换，是将ODUk帧流按照要求切割成固定大小的数据包，经过包交换芯片交换后再重新组合为ODUk帧流。包交换兼有电路交换和报文交换的优点，电路利用率高、传输延迟小、交互性好，可以实现不同速率、不同规格、不同数据类型的终端通信，可以有效的解决传统OTN的交换难题为实现OTN交换，OTN分组交换接口芯片将OTN连续的帧数据流转换为离散的数据包，并且同时支持切割不同的数据类型如ODUO，ODUl，0DU2;在通过高速接口与包交换电路连接完成数据包交换。为了实现如何处理OTN分组交换接口芯片支持下的不同类型数据在异步时钟域下的切换问题发明了一种使用在OTN分组交换接口芯片内部的分时存储电路结构。
【发明内容】
[0005]本发明是一种使用在光传送网分组交换接口芯片内部的分时存储电路结构，其特征是:包括:8路数据缓存器(fifoO，fifol，fifo2，fifo3，fifo4，fifo5，fifo6，fifo7),数据产生器模块内部的八路切割电路(odu0_seg0, odu0_segl, odu0_seg2 , odu0_seg3 ,odu0_seg4, odu0_seg5 , odu0_seg6, odu0_seg7)、时隙产生器、数据选择器、写使能选择器，读控制模块，写控制模块，存储器RAM。
[0006]8路数据缓存器:同时输入的8路数据缓存器(fifoO，fifol，f if o2，fifo3,fifo4, fifo5, fifo6，fifo7)输出端分别连接到数据产生器模块内部的八路切割电路(odu0_seg0，odu0_segl，odu0_seg2，odu0_seg3，odu0_seg4，odu0_seg5，odu0_seg6，oduO—seg7 )的输入端D
[0007]8路切割电路:将8路连续的SbitODUO数据流切割为8路离散数据包格式，每个数据包包含4个位宽为256bit的数据片，同时将剩余字节放在下一数据包中，八路切割电路产生对应读使能信号(rdenO, rdenl, rden2, rden3, rden4，rden5，rden6，rden7)，将读使能输出端口连接到8路缓存器的输入端。数据选择器:8路切割电路出数据端连接到数据选择器输入端；
写使能选择器:8路切割电路输出的写使能(wrenO，wrenl，wren2, wren3 , wren4,wren5,wren6，wren7)连接到写使能选择器输入端；
时隙产生器:时隙产生器产生八路时隙(oduO_sendO , oduO_sendl, odu0_send2 ,odu0_send3, odu0_send4, odu0_send5,odu0_send6, odu0_send7)连接到八路切割电路的输入端，时隙产生器输出端w_num连接到数据选择器选择器和写使能选择器输入端。
[0008]写控制模块:时隙产生器输出端w_num连接到写控制电路里的数据包计数器电路和写地址缓存电路的输入端，写使能选择器输出端写使能wren分别连接到数据包计数器电路和写地址缓存电路的输入端；写地址缓存电路输出端waddr和写控制模块的输出端wren连接到RAM模块的左侧输入端，数据选择器输出端wdata连接到RAM的左侧输入端。
[0009]读控制模块:数据包计数器的输出端cont连接到数据包指示器的输入端，再将数据包指示器的输出端cn t_and_en连接到读控制模块的读使能产生电路的输入端，使能产生电路的输出端cnt8和读使能输出端rden分别连接到读地址产生电路输入端、读计数器电路输入端、RAM的输入端，读计数器电路输出端(sub_en)连接到写控制模块的输入端;端外部输入信号(ready)连接到读使能产生电路的输入端，读使能产生电路输出应答信号(valid) ； wclk连接到数据产生模块、写控制模块、存储器RAM左侧的输入端;rclk连接到读控制模块、存储器RAM右侧输入端;rst_nS全局输入复位信号。
[0010]
本发明优点:
采用上述结构，利用一个控制电路产生时隙使能，在切割8路并行ODUO数据包时，时隙使能使每路数据依次相隔三个时钟节拍，解决了存入一个双端口 RAM写地址冲突的问题。控制电路产生对应通道的写地址。
[0011]本发明还支持ODUO，ODUl，0DU2不同类型数据切割传输，为适应ODUO，ODUl，0DU2不同类型数据存储，需要32个跨时钟域存储电路结构。为了电路工作能高效运行，同时采用4个独立存储器RAM来存储ODUO，ODUl，0DU2数据。4个存储器RAM实现方式功能都相同，下面只对一个存储器RAM说明。本发明将存储器RAM通过地址分配分割为8个RAM区域，深度为16，控制电路通过比较每个RAM区域地址，产生空满标志。
[0012]地址分割。将原来32个异步FIFO选择地址与FIFO内部地址总共9bit地址宽度，分割为[8:7]进行4个RAM块片选，[6:4]进行8个RAM区域片选，[3:0]为RAM区域内部运算地址，当读/写使能有效读/写地址加I。由于本发明将32片选异步FIFO地址与FIFO内部地址融合并再次分割，大大提高了电路工作效率，当片选信号有效时，地址变化只在[6:4]这三位片选变化，减少了电路布局布线的复杂度，减少了地址延迟，同时提高了电路的工作速率。
【附图说明】:
图1硬件实现框图图1;
图2硬件实现框图图2;
图3时序原理图。
【具体实施方式】
[0013]如图1，2所示，本专利设计了一种使用在OTN分组交换接口芯片内部的分时存储电路结构，包括将不同类型的数据根据时隙依次分割存储，减少了电路在地址选择布局布线的复杂程度，提高电路运行速度，在大量跨时钟域传输中可实现数据高速稳定的传输。
[0014]在OTN芯片分组交换电路中，ODUO数据按照时隙分配方法，使同一时刻来的8路ODUO数据存入到I个双端口 RAM里面。
[0015]首先产生上级异步FIFO的读使能，在8个切割模块odu0_seg0到odu0_seg7，当有切割模块的端口使能有效，并且当内部数据缓存计数器小于109时产生上级对应异步FIFO的读使能。
[0016]每一路切割电路发送一个数据包，每个数据包包含四个宽度为256的数据片，第一个数据片为包头，第四个数据片为包尾，当切割电路内部数据缓存计数器小于109时则该通道送往上级FIFO的读使能为高，否则为低。每个数据片是由上级FIFO输出的8bit数据组装，具体做法是将上级输出数据缓存到已编号的缓存器中。
[0017]产生发包使能信号odu0_send0，该信号是在写时钟时钟下，采样发包计数器odu0_cnt，当计数器计数到215时复位为O，当计数器值为O或I时产生ODUO第一路时隙使能odu0_SendO0
[0018]根据电路特征每隔三个时钟节拍完成一路发包使能的产生，在0DU0工作模式下，需要计数器cntO自增I，从O计数到39。当第二路时隙使能odu0_sendl有效，则cnt计数器复位为O从头开始计数。当cntO计数为3、6、…21时，第3路、第4路...第8路时隙使能为I。
[0019]如图3所示，切割数据电路根据字节计数器产生数据的读使能，从上级读取8路0DU0数据，在本模块中将输出的8路8bit数据切割为8路离散数据包，并且根据时隙使能使每路数据相隔3个时钟节拍。
[0020]当内部数据缓存计数器信号从O计数为28时发送第I个数据片，并且使RAM存储的写使能有效，前4个字节为包头信息，60为第二个数据片，92为第3个数据片，当计数到109时等待时隙使能，如果时隙使能为高则发送第四个数据片，并使得内部数据缓存计数器复位为初始值O，等待下次切割数据;否则写使能为低，写入数据为256 ’ hOfo
[0021 ]在数据产生模块里，要产生8路的数据包，和8路具有时间差的写使能送给存储器，为区分这8路数据包，要对这8路数据包的写使能编号并送入写控制电路。并通过选择器，输出当前有效的数据包和写使能。
[0022]在写控制模块，完成对8路离散数据包的写地址生成和缓存，具体做法是，在写时钟下根据写使能编号选择将对应通道的写使能，并对当前通道的写地址加I并缓存，cont计数器开始工作，当写地址增加4次表明一个数据包已经写完，计数器cont增加1，表明该通道已写入了一个数据包，则数据包指示器[7:0] cnt_and_en对应通道的比特位为高，指示该通道有数据包信息；当计数器cont计数到4时表示该通道的存储器RAM区域已经写满。
[0023]在读控制模块，完成对8路离散数据包的读地址生成和缓存，具体做法是，判断检测外部信号ready是否有效，有效则开始轮询判断每个通道是否有数据包;读时钟采样数据包指示器，先判断[7:0]cnt_and_en的第I位，如果为高，则表明第I通道有数据包，cnt8停止加1，产生读使能，根据cnt8片选产生该通道读地址并缓存，输出数据有效信号valid和读使能;否则表明该通道没有数据包，cnt8加I，检测下一通道。
[0024]读使能有效s_cnt自增I当计数为3时，并送给写控制电路数据包递减使能[7:0]sub_en([7:0]sub_en最高位代表第8路，次低位代表第7路，依次类推)，sub_en信号中所有有效位对应通道的数据包计数器减I。
存储器RAM根据读/写使能，与读/写地址，存入数据包/输出数据包。此外，根据读写控制模块要求，将存储器RAM划分为RAM0-RAM7的7个区域，分别存储通道O到通道7的数据，每个宽度为256bit深度为16。
[0025]RAM区域的地址划分，地址总共为7bit位宽包括5位地址轮询选择和4位FIFO内部地址，[6:4]作为8个RAM区域片选信号，[3:0]小RAM区域内部运算地址，片选信号选定区域后，当读使能7位宽地址只有低四位加I。
[0026]当进行8个RAM区域片选时，低四位地址不变；当片选信号确定后，低四位地址开始变化，所以按照本专利电路结构可以看出7位宽度的地址变化的宽度最多为4位，减少了电路运算的复杂度，并且提高了运行速度。
[0027]本发明可以适用于32路0DU0，16路ODUl，4路0DU2，只要将存储器RAM的数量从I个扩展为4个，分别可以缓存切割32路ODUO，16路ODUl，4路0DU2，将原地址扩展两位，最高两位作为4个RAM的片选信号。
【主权项】
1.一种使用在分组交换接口芯片内部的分时存储电路结构，其特征是:包括:8路数据缓存器(fifo0，fifol，fifo2，fifo3，fifo4，fifo5,fifo6, fifo7)，数据产生器模块内部的8路切割电路(oduO_segO, oduO_segl, odu0_seg2, odu0_seg3, odu0_seg4, odu0_seg5,odu0_seg6，odu0_seg7)、时隙产生器、数据选择器、写使能选择器，读控制模块，写控制模块，存储器1^1;外部同时输入的8路数据缓存器(^€00彳丨€01彳丨化2，fifo3, fifo4,fifo5, fifo6，fifo7)输出端分别连接到数据产生器模块内部的8路切割电路(0duO_segO，oduO_segl, odu0_seg2, odu0_seg3, odu0_seg4, odu0_seg5, odu0_seg6，odu0_seg7)的输入端，8路切割电路产生的读使能信号(rdenO , rdenl, rden2, rden3,rden4,rden5,rden6，rden7)分别连接到8路缓存器的输入端;8路切割电路输出数据端连接到数据选择器输入端，8路切割电路输出的写使能信号(wrenO ,wrenl，wren2，wren3，wren4，wren5，wren6，wren7)连接到写使能信号选择器输入端；时隙产生器产生8路时隙信号(oduO_sendO，oduO_sendl,odu0_send2,odu0_send3,odu0_send4,odu0_send5,odu0_send6, oduO_send7)连接到八路切割电路的输入端，时隙产生器输出信号(w_num)分别连接到数据选择器、写使能选择器、写控制模块内部的数据包计数器电路和写地址缓存电路的输入端;写使能选择器输出信号(wren)分别连接到数据包计数器电路和写地址缓存电路的输入端;写地址缓存电路输出信号(waddr)和信号(wren)连接到存储器左侧RAM的输入端;数据选择器输出信号(wdata)连接到RAM的左侧输入端;数据包计数器电路的输出信号(cont)连接到数据包指示器电路的输入端;数据包指示器电路的输出信号(cnt_and_en)连接到读使能产生器的输入端;读使能产生电路的输出信号(cnt8)连接到读地址缓存电路输入端，读使能产生电路输出信号(rden)分别连接到读地址缓存电路、读计数器电路和存储器RAM左侧输入端；读计数器电路输出端(sub_en)连接到写控制模块的输入端;端外部输入信号(ready )连接到读使能产生电路的输入端，读使能产生电路输出应答信号(valid); wclk连接到数据产生模块、写控制模块、存储器RAM左侧的输入端;rclk连接到读控制模块、存储器RAM右侧输入端;rst_n为全局输入复位信号。
【文档编号】G06F13/16GK105930286SQ201610226121
【公开日】2016年9月7日
【申请日】2016年4月13日
【发明人】蒋林, 孟李林, 李赛, 杨博文, 杨望明
【申请人】西安邮电大学