使用原始图像同时生成缩放的图像的利记博彩app
【专利摘要】一种操作图像处理电路的方法包括：接收第一原始图像；以及基于第一原始图像生成每个具有不同的分辨率的多个第一缩放的图像。响应于接收第一原始图像一次而生成多个第一缩放的图像。
【专利说明】使用原始图像同时生成缩放的图像
[0001]对相关申请的交叉引用
[0002]此申请要求于2013年3月7日提交的韩国专利申请第10-2013-0024720号的优先权，通过引用将其公开全部合并于此。
【技术领域】
[0003]本发明构思的示范性实施例涉及图像缩放技术，并且更具体地，涉及用于使用原始图像同时生成具有不同的分辨率的多个缩放的图像的方法，以及执行该方法的设备。
【背景技术】
[0004]为了将具有特定分辨率的原始图像转换为具有与特定分辨率不同的分辨率的图像，执行改变分辨率的操作，例如，图像缩放操作。
[0005]为了执行图像缩放操作，包括缩放器的图像处理设备从存储设备中读取原始图像。每次执行图像缩放操作时，图像处理设备从存储设备读取原始图像，这会增加存储器延迟。
【发明内容】
[0006]本发明构思的示范性实施例针对的是操作图像处理电路的方法，包括接收第一原始图像，并且使用第一原始图像生成每个具有不同的分辨率的第一缩放的图像。
[0007]第一缩放的图像可以同时生成。
[0008]第一缩放的图像可以通过同时使用多个缩放模块的每个缩放第一原始图像来生成。
[0009]该方法可以进一步包括:接收第二原始图像；生成每个具有不同的分辨率的第二缩放的图像；以及通过混合至少一个第一缩放的图像和至少一个第二缩放的图像来生成混合的图像。
[0010]本发明构思的示范性实施例针对的是片上系统(SoC)，包括:第一缓冲器，存储第一原始图像；以及第一缩放模块，每个第一缩放模块不同地缩放第一原始图像并且生成具有不同的分辨率的第一缩放的图像。
[0011]SoC可以进一步包括:第二缓冲器，存储第二原始图像；第二缩放模块，每个缩放模块不同地缩放第二原始图像并且生成具有不同的分辨率的第二缩放的图像；以及缓冲器，混合从第一缩放模块的至少一个输出的图像以及从第二缩放模块的至少一个输出的图像，并生成混合的图像。
[0012]该SoC可以进一步包括显示控制器，每个显示控制器向相应显示器发送第一缩放的图像的至少一个。
[0013]该SoC可以进一步包括无线LAN控制器，处理第一缩放的图像之一。
[0014]本发明构思的示范性实施例针对的是包括SoC的应用处理器。
[0015]本发明构思的示范性实施例针对的是移动设备，包括:第一存储设备，存储第一原始图像；以及SoC，处理从第一存储设备输出的第一原始图像。SoC可以包括第一缩放模块，每个第一缩放模块不同地缩放第一原始图像，并且生成具有不同的分辨率的第一缩放的图像。
[0016]SoC可以进一步包括:第二存储器，存储从第二存储设备输出的第二原始图像；第二缩放模块，每个第二缩放模块不同地缩放第二原始图像并且生成具有不同的分辨率的第二缩放的图像；以及缓冲器，混合从第一缩放模块的至少一个输出的图像以及从第二缩放模块的至少一个输出的图像。
[0017]本发明构思的示范性实施例针对的是操作图像处理电路的方法，包括:接收第一原始图像；以及基于第一原始图像生成每个具有不同的分辨率的多个第一缩放的图像。响应于接收第一原始图像一次而生成多个第一缩放的图像。
[0018]本发明构思的示范性实施例针对的是SoC，包括:第一缓冲器，被配置为存储第一原始图像；以及多个第一缩放模块，被配置为不同地缩放第一原始图像，并且生成具有不同的分辨率的多个第一缩放的图像。
[0019]本发明构思的示范性实施例针对的是包括SoC的移动设备。该SoC包括:第一缓冲器，被配置为存储从第一存储设备输出的第一原始图像，并且被配置为处理第一原始图像；以及多个第一缩放模块，被配置为基本上同时不同地缩放第一原始图像，并且生成具有不同的分辨率的多个第一缩放的图像。
[0020]本发明构思的示范性实施例针对的是图像处理电路，包括:输入/输出总线，被配置为从第一存储设备接收第一原始图像；直接存储器存取(DMA)控制器，被配置为经由输入/输出总线从第一存储设备读取第一原始图像；第一缓冲器，被配置为存储第一原始图像；第一缩放器，包括多个第一缩放模块，其中多个第一缩放模块被配置为不同地缩放第一原始图像，并且生成具有不同的分辨率的多个第一缩放的图像；多个显示控制器，每个被配置为向相应显示器发送来自多个第一缩放的图像当中的第一缩放图像之一；以及中央处理单元(CPU)，被配置为控制输入/输出总线、DMA控制器、第一缓冲器、第一缩放器、和多个显示控制器的操作。
[0021]本发明构思的示范性实施例针对的是包括第一存储设备、第一显示器、第二显示器、和图像处理电路的显示系统。图像处理电路包括:输入/输出总线，被配置为从第一存储设备接收第一原始图像；直接存储器存取(DMA)控制器，被配置为经由输入/输出总线从第一存储设备读取第一原始图像；第一缓冲器，被配置为存储第一原始图像；包括多个第一缩放模块的第一缩放器，其中多个第一缩放模块被配置为不同地缩放第一原始图像，并且生成具有不同的分辨率的多个第一缩放的图像；多个显示控制器，每个显示控制器被配置为向第一和第二显示器之一发送来自多个第一缩放的图像当中的第一缩放的图像之一；以及CPU，被配置为控制输入/输出总线、DMA控制器、第一缓冲器、第一缩放器、和多个显示控制器的操作。
【专利附图】
【附图说明】
[0022]通过参照附图详细描述其示范性实施例，本发明构思的以上和其他特征将变得更加明显，附图中:
[0023]图1是根据本发明构思的示范性实施例的显示系统的框图。[0024]图2是示出根据本发明构思的示范性实施例的图1的显示系统的操作的流程图。
[0025]图3是根据本发明构思的示范性实施例的显示系统的框图。
[0026]图4是根据本发明构思的示范性实施例的显示系统的框图。
[0027]图5是示出根据本发明构思的示范性实施例的图3或图4的显示系统的操作的流程图。
【具体实施方式】
[0028]下文中将参照附图更充分地描述本发明构思的示范性实施例。遍及附图，相似的参考数字可以指代相似的元件。
[0029]将理解，当元件被提及“连接”或“耦接”至另一元件时，它可以直接连接或耦接至其他元件或者可以存在中间元件。如在此使用，术语“和/或”包括一个或多个相关所列项的任何和所有组合。
[0030]将理解，虽然术语第一、第二等可以在此用来描述各种元件，但是这些元件不应该被这些术语限制。这些术语仅用来区分一个元件与另一个。例如，在不脱离本公开的教导的情况下，第一信号可以被称为第二信号，并且类似地，第二信号可以被称为第一信号。
[0031]如在此使用的，单数形式“一”、“一个”和“该”也可以包括复数形式。还将理解，术语“包括了”和/或“包括”，或者“包含了”和/或“包含”指定所述特征、操作、元件、和/或组件的存在，但是没有排除一个或多个其他特征操作、元件、组件和/或其组的存在或附加。
[0032]图1是根据本发明构思的示范性实施例的显示系统的框图。参照图1，显示系统100A包括图像处理电路200A、存储设备300、和一个或多个显示器400和/或500。
[0033]显示系统100A可以是，例如，个人计算机(PC)、数字TV、因特网协议(IP)TV、或者便携式电子设备。然而，显示系统100A不限于此。
[0034]便携式电子设备(在此也可以称为移动设备)可以是，例如，膝上型计算机、移动电话、智能手机、平板PC、个人数字助理(PDA)、企业数字助理(EDA)、数字静态相机、数字视频相机、便携式多媒体播放器(PMP)、个人导航设备或便携式导航设备(PND)、移动因特网设备(MID)、或者电子书。然而，便携式电子设备不限于此。
[0035]在示范性实施例中，图像处理电路200A从存储设备300接收第一原始图像ORII，并且生成第一缩放的图像頂I和頂2。第一缩放的图像Ml和頂2的每个具有不同的分辨率，并且使用所接收的第一原始图像ORIl来生成。
[0036]图像处理电路200A可以是例如片上系统(SoC)，并且可以作为应用处理器的一部分或者作为移动应用处理器的一部分而被包括。
[0037]图像处理电路200A可以包括中央处理单元(CPU)、输入/输出总线220、直接存储器存取(DMA)控制器230、缓冲器240、缩放器250、多个输入/输出接口 260和270、以及总线201。虽然图1的示范性实施例包括两个输入/输出接口 260和270，但是图像处理电路200A中的输入/输出接口的数目不限于此。
[0038]CPU210可以控制组件220、230、240、250、260和270中至少一个的操作。CPU210和/或DMA控制器230可以通过输入/输出总线220将图像写到存储设备300或从存储设备300读取图像。[0039]如在此使用的，图像可以指代二维(2D)图像数据或者三维(3D)图像数据。
[0040]DMA控制器230通过输入/输出总线220从存储设备300读取第一原始图像ORII，并且将读取的原始图像ORIl写在缓冲器240中。
[0041]执行图像缩放操作的缩放器250包括多个缩放模块251和252。虽然图1的示范性实施例包括两个缩放模块251和252，但是缩放器250中的缩放模块的数目不限于此。
[0042]缩放器250中的多个缩放模块251和252的每个同时，或者基本上同时，缩放从缓冲器240输出的第一原始图像0RI1，并且根据缩放操作的结果生成第一缩放的图像頂1和頂2。如上所述，缩放器250中的缩放模块的数目不限于两个。因而，在其中缩放器250包括多于两个缩放模块的示范性实施例中，通过同时，或基本上同时在每个缩放模块缩放第一原始图像ORIl可以生成多于两个的第一缩放的图像。即，所生成的第一缩放的图像的数目可以对应于缩放器250中布置的缩放模块的数目。
[0043]例如，在图1的示范性实施例中，缩放模块252可以缩放第一原始图像ORIl而缩放模块251也缩放第一原始图像0RI1。
[0044]多个缩放模块251和252的每个可以表示执行扩大算法和/或缩减算法的硬件组件。关于由多个缩放模块251和252的每个执行的用于扩大或缩减算法的操作的信息可以由CPU210存储在例如专用寄存器(SFR)SFl中。第一缩放的图像Ml和頂2的各自的分辨率彼此不同。
[0045]输入/输出接口 260和270的每个发送第一缩放的图像Ml和頂2之一到多个显示器400和500之一。输入/输出接口 260和270的每个可以是例如输出DMA控制器或显示控制器。根据示范性实施例，输入/输出接口 260和270的至少一个可以是例如无线地向显示设备发送缩放的图像的无线LAN控制器，第一缩放的图像頂1可以是例如高清(HD)(例如，全HD)视频，而第一缩放的图像頂2可以是例如视频图形阵列(VGA)视频。
[0046]当显示系统100A是便携式电子设备时，显示器500可以是显示系统100A的一部分，而显示器400可以是诸如，例如，TV(例如，数字TV(DTV))的分离的设备的显示器。
[0047]当显示系统100A是DTV时，显示器400可以是显示系统100A的一部分，而显示器500可以是诸如，例如，便携式电子设备的分离的设备的显示器。
[0048]存储设备300可以包括存储第一原始图像ORIl的存储核310 (例如，存储阵列)，以及可以存取存储核310的存取控制电路320。
[0049]存取控制电路320可以执行将通过输入/输出总线220输入的图像写在存储核310中的功能，以及从存储核310读取图像并向输入/输出总线220发送读取的图像的功倉泛。
[0050]显示器400和500可以具有彼此不同的分辨率和/或不同的尺寸。显示器400和500的每个可以是，例如，诸如薄膜晶体管液晶显示器(TFT IXD)、发光二极管(LED)显示器、有机LED (OLED)、有源矩阵OLED (AMOLED)的平板显示器、或柔性显示器。
[0051]图2是示出根据本发明构思的示范性实施例的图1的显示系统的操作的流程图。
[0052]参照图1和2，在操作SI 10，图像处理电路200A接收从存储设备300输出的第一原始图像ORII。
[0053]在操作S120，多个缩放模块251和252的每个使用不同的算法同时，或基本上同时，缩放第一原始图像0RI1，并且生成具有彼此不同的分辨率的第一缩放的图像頂I和頂2。
[0054]在操作S130，图像处理电路200A使用多个显示器400和500的每个显示第一缩放的图像頂1和頂2的每个。
[0055]如上所述，图像处理电路200A可以读取第一原始图像ORIl—次，并且基于读取第一原始图像ORIl —次，同时或基本上同时生成具有彼此不同的分辨率的缩放的图像。
[0056]因而，根据本发明构思的示范性实施例，图像处理电路200A通过存取存储第一原始图像ORIl的存储设备300 —次，可以生成具有彼此不同的分辨率的缩放的图像。即，根据示范性实施例，图像处理电路200A存取存储设备300的次数不需要等于所生成的缩放的图像的数目的次数。结果，可以减少存储器延迟。
[0057]图3是根据本发明构思的示范性实施例的显示系统的框图。参照图3，显示系统100B包括图像处理电路200B、第一存储设备300、第二存储设备330、以及一个或多个显示器400和/或500。
[0058]为便于说明，参照图3，可以省略类似于图1的示范性实施例的元件和操作或与那些相同的元件和操作的描述。
[0059]图像处理电路200B接收从第一存储设备300输出的第一原始图像ORII，并且使用接收的第一原始图像ORIl来生成每个具有不同的分辨率的第一缩放的图像Ml和IM2。此外，图像处理电路200B接收从第二存储设备300输出的第二原始图像0RI2，并且使用所接收的、可以从第二存储设备330读取一次的第二原始图像0RI2来生成每个具有不同分辨率的第二缩放的图像頂3和頂4。
[0060]图像处理电路200B可以处理，例如，混合或合并，第一缩放的图像頂1和頂2中的至少一个以及第二缩放的图像頂3和頂4中的至少一个，并生成处理的，例如混合的或合并的图像。在此，术语混合和合并可以互换使用。
[0061]图像处理电路200B可以是，例如，SoC，并且可以是应用处理器的一部分或者移动应用处理器的一部分。
[0062]图像处理电路200B包括CPU210、输入/输出总线220、第一 DMA控制器230、第二DMA控制器231、第一缓冲器240、第二缓冲器241、第一缩放器250A、第二缩放器280、多个输入/输出接口 260和270、以及总线201。
[0063]CPU210 可以控制组件 220、230、231、240、241、250A、280、260 和 270 中至少一个的操作。
[0064]CPU210、第一 DMA控制器230、和/或第二 DMA控制器231可以通过输入/输出总线220将图像写在存储设备300和330中，或者从存储设备300和330读取图像。
[0065]第一 DMA控制器230通过输入/输出总线220从第一存储设备300读取第一原始图像0RI1，并且将读取的原始图像ORIl写在第一缓冲器240中。
[0066]第二 DMA控制器231通过输入/输出总线220从第二存储器设备330读取第二原始图像0RI2，并且将读取的原始图像0RI2写在第二缓冲器241中。虽然图3的示范性实施例包括两个单独的缓冲器240和241，但是示范性实施例不限于此。例如，在示范性实施例中，第一缓冲器240和第二缓冲器241可以被替换为连接至第一和第二 DMA控制器230和231以及第一和第二缩放器250A和280的一个缓冲器。
[0067]第一缩放器250A包括多个缩放模块251和252以及多个缓冲器253和254。第二缩放器280包括多个缩放模块281和282。多个缓冲器253和254在此可以指代混合缓冲器。
[0068]虽然图3的示范性实施例中的缩放器250A和280每个包括两个缩放模块，但是缩放器250A和280中的缩放模块的数目不限于此。
[0069]第一缩放器250A中的多个缩放模块251和252的每个同时,或基本上同时,缩放第一原始图像0RI1，并且生成第一缩放的图像Ml和頂2。第一缩放的图像Ml和頂2的每个具有不同的分辨率。
[0070]第二缩放器280中的多个缩放模块281和282的每个同时，或基本上同时，缩放第二原始图像0RI2，并且生成第二缩放的图像頂3和頂4。第二缩放的图像頂3和頂4的每个具有不同的分辨率。
[0071]CPU210可以在SFR SF2中设置或编程可以控制包括在第一缩放器250A中的多个缩放模块251和252的每个的操作的信息。此外，CPU210可以在SFR SF3中设置或编程可以控制包括在第二缩放器280中的多个缩放模块281和282的每个的操作的信息。
[0072]该信息可以包括，例如，用于选择多个缩放算法之一的信息，或者指示缩放比率的信息。
[0073]可以执行图像混合功能的缓冲器253可以混合从缩放模块251和281输出的缩放的图像頂1和頂3，并且向第一输入/输出接口 260发送頂1和頂3的混合的图像。
[0074]根据示范性实施例，缓冲器253可以被替换为输出模块(例如，输出DMA控制器)，其可以向诸如例如存储设备的另一功能块发送混合的图像。
[0075]可以执行图像混合功能的缓冲器254可以混合从缩放模块252和282输出的缩放的图像頂2和頂4，并且向第二输入/输出接口 270发送頂2和頂4的混合的图像。
[0076]根据不范性实施例,缓冲器254可以被替换为输出模块(例如,输出DMA控制器)，其可以向诸如例如存储设备的另一功能块发送混合的图像。
[0077]第一存储设备300可以包括存储第一原始图像ORIl的存储核310 (例如，存储阵列)，以及可以存取存储核310的存取控制电路320。第二存储设备330可以包括存储第二原始图像0RI2的存储核340 (例如，存储阵列340)，以及可以存取存储核340的存取控制电路 350。
[0078]根据示范性实施例，包括在第一缩放器250A中的缓冲器的数目、以及通过每个缓冲器混合的图像的数目可以改变。
[0079]图4是根据本发明构思的示范性实施例的显示系统的框图。除了缓冲器291和292的位置之外，包括图3的图像处理电路200B的显示系统100B的操作和结构与包括图4的图像处理电路200C的显示系统100C的操作和结构基本上相同。为便于说明，参照图4，可以省略类似于图1和图3的示范性实施例的元件和操作或与那些相同的元件和操作的描述。多个缓冲器291和292在此可以指代混合缓冲器。
[0080]在图3的示范性实施例中，缓冲器253和254可以被布置在第一缩放器250A内部。在图4的示范性实施例中，缓冲器291和292被布置在第一缩放器250B外部。例如，第一缩放器250B可以在第一知识产权(IP)块中具体化，并且第二缩放器280可以在第二 IP块中具体化。
[0081]上述每个IP块是当图像处理电路200C是SoC时用在图像处理电路200C中的功能块，并且可以表示，例如，CPU、处理器、多核处理器的每个核，编解码器、联合图像专家组(JPEG)处理器、或者视频处理器。
[0082]缓冲器291和292的每个可以执行图像混合的功能，并且可以被替换为参照图3描述的输出模块。
[0083]图5是示出根据本发明构思的示范性实施例的图3或图4的显示系统的操作的流程图。参照图3至图5，图像处理电路200B或200C(在此统称为200)在操作S211接收从第一存储设备300输出的第一原始图像ORII，并且在操作S212接收从第二存储设备330输出的第二原始图像0RI2。操作S211和S212可以同时，基本上同时，或在不同时间执行。
[0084]在操作S221，图像处理电路200的多个缩放模块251和252的每个同时，或基本上同时使用不同的算法来缩放第一原始图像0RI1，并且生成每个具有不同的分辨率的第一缩放的图像IMl和頂2。
[0085]此外，在操作S222，图像处理电路200的多个缩放模块281和282的每个同时，或基本上同时，使用不同的算法来缩放第二原始图像0RI2，并且生成每个具有不同的分辨率的第二缩放的图像頂3和頂4。操作S221和S222可以同时，基本上同时，或在不同时间执行。
[0086]在操作S230，图像处理电路200混合第一缩放的图像頂1和頂2中的至少一个以及第二缩放的图像頂3和頂4中的至少一个，并且生成混合的图像。
[0087]在操作S240，图像处理电路200通过显示器400显示混合的图像Ml和頂3，并且通过显示器500显示混合的图像頂2和頂4。
[0088]根据本发明构思的示范性实施例，一种方法和设备使用可以从存储器读取一次的一个原始图像，可以同时或基本上同时生成每个具有不同的分辨率的多个缩放的图像。因此，该方法和设备可以减少存储器延迟，并且可以改善图像处理操作(例如，缩放性能)。
[0089]虽然已经参照其示范性实施例示出和描述了本发明构思，但是本领域普通技术人员将理解，在不脱离由所附权利要求所限定的本发明构思的精神和范围的情况下，可以在此进行形式和细节上的各种改变。
【权利要求】
1.一种操作图像处理电路的方法，包括: 接收第一原始图像；以及 基于第一原始图像生成多个第一缩放的图像，每个第一缩放的图像具有不同的分辨率， 其中响应于接收第一原始图像一次而生成多个第一缩放的图像。
2.如权利要求1所述的方法，其中多个第一缩放的图像基本上同时生成。
3.如权利要求1所述的方法，其中生成多个第一缩放的图像的步骤包括通过多个缩放模块的每个缩放模炔基本上同时缩放第一原始图像。
4.如权利要求1所述的方法，进一步包括: 接收第二原始图像； 基于第二原始图像生成多个第二缩放的图像，每个第二缩放的图像具有不同的分辨率；以及 通过混合所述多个第一缩放的图像中的至少一个以及所述多个第二缩放的图像中的至少一个来生成混合的图像。
5.如权利要求1所 述的方法，进一步包括向来自多个显示控制器当中的显示控制器发送所述多个第一缩放的图像的每个。
6.如权利要求1所述的方法，进一步包括向来自多个直接存储器存取(DMA)控制器当中的DMA控制器发送所述多个第一缩放的图像的每个。
7.一种片上系统SoC,包括: 第一缓冲器，被配置为存储第一原始图像；以及 多个第一缩放模块，被配置为不同地缩放第一原始图像，并且生成具有不同的分辨率的多个第一缩放的图像。
8.如权利要求7所述的SoC，其中多个第一缩放模块的每个缩放模块被配置为基本上同时缩放第一原始图像。
9.如权利要求7所述的SoC，进一步包括直接存储器存取(DMA)控制器，该DMA控制器被配置为从存储设备读取第一原始图像，并且在第一缓冲器中存储读取的第一原始图像。
10.如权利要求7所述的SoC，进一步包括: 第二缓冲器，被配置为存储第二原始图像； 多个第二缩放模块，被配置为不同地缩放第二原始图像，并且生成具有不同的分辨率的多个第二缩放的图像；以及 混合缓冲器，被配置为通过混合所述多个第一缩放的图像中的至少一个以及所述多个第二缩放的图像中的至少一个来生成混合的图像。
11.如权利要求7所述的SoC，进一步包括多个显示控制器，每个显示控制器被配置为向相应显示器发送来自所述多个第一缩放的图像当中的第一缩放的图像。
12.如权利要求7所述的SoC，进一步包括被配置为处理所述多个第一缩放的图像之一的无线LAN控制器。
13.一种包括权利要求7的SoC的应用处理器。
14.如权利要求13所述的应用处理器，其中SoC进一步包括: 第二缓冲器，被配置为存储第二原始图像；多个第二缩放模块，被配置为不同地缩放第二原始图像，并且生成具有不同的分辨率的多个第二缩放的图像；以及 混合缓冲器，被配置为通过混合所述多个第一缩放的图像中的至少一个以及所述多个第二缩放的图像中的至少一个来生成混合的图像。
15.—种移动设备,包括: 片上系统(SoC)，包括: 第一缓冲器，被配置为存储从第一存储设备输出的第一原始图像，并且被配置为处理第一原始图像；以及 多个第一缩放模块，被配置为基本上同时不同地缩放第一原始图像，并且生成具有不同的分辨率的多个第一缩放的图像。
16.如权利要求15所述的移动设备，进一步包括显示设备，其中SoC进一步包括: 第一显示控制器，被配置为向显示设备发送所述多个第一缩放的图像之一；以及 第二显示控制器，被配置为向位于所述移动设备外部的另一显示设备发送所述多个第一缩放的图像中的另一个。
17.如权利要求15所述的移动设备，其中SoC进一步包括: 第二缓冲器，被配置为 存储从第二存储设备输出的第二原始图像； 多个第二缩放模块，被配置为基本上同时不同地缩放第二原始图像，并且生成具有不同的分辨率的多个第二缩放的图像；以及 混合缓冲器，被配置为通过混合所述多个第一缩放的图像中的至少一个以及所述多个第二缩放的图像中的至少一个来生成混合的图像。
18.如权利要求17所述的移动设备，进一步包括显示设备，其中SoC进一步包括: 第一显示控制器，被配置为向显示设备发送所述多个第一缩放的图像之一；以及 第二显示控制器，被配置为向位于所述移动设备外部的另一显示设备发送所述多个第一缩放的图像中的另一个。
19.如权利要求17所述的移动设备，进一步包括显示设备，其中SoC进一步包括: 显示控制器，被配置为向显示设备发送所述多个第一缩放的图像之一；以及 无线LAN控制器，被配置为向位于所述移动设备外部的另一显示设备发送所述多个第一缩放的图像中的另一个。
20.—种图像处理电路，包括: 输入/输出总线，被配置为从第一存储设备接收第一原始图像； 直接存储器存取(DMA)控制器，被配置为经由输入/输出总线从第一存储设备读取第一原始图像； 第一缓冲器，被配置为存储第一原始图像； 包括多个第一缩放模块的第一缩放器，其中多个第一缩放模块被配置为不同地缩放第一原始图像，并且生成具有不同的分辨率的多个第一缩放的图像； 多个显示控制器，每个显示控制器被配置为向相应显示器发送来自所述多个第一缩放的图像当中的第一缩放图像之一；以及 中央处理单元(CPU)，被配置为控制输入/输出总线、DMA控制器、第一缓冲器、第一缩放器、和多个显示控制器的操作。
21.如权利要求20所述的图像处理电路，进一步包括: 第二 DMA控制器，被配置为经由输入/输出总线从第二存储器设备读取第二原始图像； 第二缓冲器，被配置为存储第二原始图像； 包括多个第二缩放模块的第二缩放器，其中多个第二缩放模块被配置为不同地缩放第二原始图像，并且生成具有不同的分辨率的多个第二缩放的图像；以及 多个混合缓冲器，每个混合缓冲器被配置为通过混合所述多个第一缩放的图像中的至少一个以及所述多个第二缩放的图像中的至少一个来生成混合的图像， 其中多个显示控制器每个被配置为向相应显示器发送一个混合的图像， 其中CPU被配置为控制第二 DMA控制器、第二缓冲器、第二缩放器、和多个混合缓冲器的操作。
22.如权利要求21所述的图像处理电路，其中图像处理电路是片上系统(SoC)。
23.如权利要求22所述的图像处理电路，其中SoC被布置在移动设备中。
24.如权利要求21所述的图像处理电路，其中多个混合缓冲器被布置在第一缩放器内部。
25.如权利要求21所述的图像处理电路，其中多个混合缓冲器被布置在第一缩放器外部。
26.—种显不系统,包括: 第一存储设备； 第一显示器； 第二显示器；以及 图像处理电路，包括: 输入/输出总线，被配置为从第一存储设备接收第一原始图像； 直接存储器存取(DMA)控制器，被配置为经由输入/输出总线从第一存储设备读取第一原始图像； 第一缓冲器，被配置为存储第一原始图像； 包括多个第一缩放模块的第一缩放器，其中多个第一缩放模块被配置为不同地缩放第一原始图像，并且生成具有不同的分辨率的多个第一缩放的图像； 多个显示控制器，每个显示控制器被配置为向第一显示器和第二显示器之一发送来自多个第一缩放的图像当中的第一缩放的图像之一；以及 中央处理单元(CPU)，被配置为控制输入/输出总线、DMA控制器、第一缓冲器、第一缩放器、和多个显示控制器的操作。
27.如权利要求26所述的显示系统，其中显示系统进一步包括第二存储设备，并且图像处理电路进一步包括: 第二 DMA控制器，被配置为经由输入/输出总线从第二存储器设备读取第二原始图像； 第二缓冲器，被配置为存储第二原始图像； 包括多个第二缩放模块的第二缩放器，其中多个第二缩放模块被配置为不同地缩放第二原始图像，并且生成具有不同的分辨率的多个第二缩放的图像；以及多个混合缓冲器，每个混合缓冲器被配置为通过混合所述多个第一缩放的图像中的至少一个以及所述多个第二缩放的图像中的至少一个来生成混合的图像， 其中多个显不控制器每个被配置为向第一显不器和第二显不器之一发送一个混合的图像， 其中CPU被配置为控制第二 DMA控制器、第二缓冲器、第二缩放器、和多个混合缓冲器的操作。
28.如权利要求27所述的显示系统，其中图像处理电路是片上系统(SoC)。
29.如权利要 求28所述的显示系统，其中SoC被布置在移动设备中。
30.如权利要求27所述的显示系统，其中多个混合缓冲器被布置在第一缩放器内部。
【文档编号】G06F3/14GK104035739SQ201410086732
【公开日】2014年9月10日 申请日期:2014年3月7日 优先权日:2013年3月7日
【发明者】宋敏雨, 尹晟瞮, 李宗协 申请人:三星电子株式会社