专利名称：快速运算多位元串联脉动双基底二进制有限域乘法器的利记博彩app
技术领域：
本发明涉及一种二进制有限域乘法器，尤其涉及一种快速运算多位元串联脉动双基底二进制有限域乘法器。
背景技术：
近年来,椭圆曲线密码学(ECC,Elliptic curve cryptography) [I]，[2]已经被与密码学的研究联系起来。随着椭圆曲线密码学在公钥密码系统中的出现，一些硬件实现的问题在ECC的应用上被提了出来。NIST推荐了 5个二位元场，GF(2163)，GF(2233)，GF(2283)，GF (24°9)，and GF(2571)。在基于ECC基底的密码协议中，有现场乘法是计算点成的必不可少的元素。密码系统硬件的有效性通常影响面积，能量消耗，以及性能表现。对于高速大规模集成电路(VLSI, very-large-scale integration)的实现,心脏收缩阵列结构是更佳的选择。在扩展的二位元场中，多种有效的心脏收缩阵列乘法器已经被设计并且可以被归类为位并行和为串联机构。有效的位并行心脏收缩乘法器通常采用LSB优先或是MSB优先算法。位并行心脏收缩乘法器的主要优点是整个计算过程中的贯通性。然而，这些结构对基于二位元场的多项式需要0(m2)X0R，0(m2)AND，0(m2) —位的锁存器和0(m)的延迟复杂度。为了减少时间和空间复杂度，LEE[8]，[9], [13]算法展示了有现场乘法对于一些特殊多项式，例如全一多项式，五项多项式，三项多项式，都可以用Toeplitz矩阵向量乘法(TMVP, Toeplitz matrix-vector product)去建立满为并行心脏收缩乘法器。位串联心脏收缩阵列乘法器需要0(m)的空间复杂度，但他们导致了更长的计算延迟。为了时间复杂度和空间复杂度的一个折中，在为并列和为串联乘法器之间，数字串列心脏收缩乘法器已经被公开。数字串列转换多项式基底乘法器，基于内部是数字，外部是并行的结构被在[20]中被提出。在这样的乘法器里,元素域长中m位可以再分成,Cw//!
个d位长的子段。在每个时 钟周期里，d位的字串计算出来并且一个m位的乘法计算出来了。一个可扩展的和心脏收缩的乘法器使用一个固有的d*d位的平行的汉克向量矩阵已经在[15], [16]提出来它的延迟是(d+fw/ / (Γ/ / / - ))个时钟周期。多位元串联脉
动乘法器内部和外部使用不同的结构在文献中呈现。这些乘法器的延迟是.2Γ~ / 时钟
周期。如前面所提到的，低复杂度的心脏收缩有限域乘法器的设计依靠于不可约多项式的选择和表现基底的选择，这些数字串联乘法器需要高延时去实现乘法计算。
发明内容
本发明解决的技术问题是:构建一种快速运算多位元串联脉动双基底二进制有限域乘法器，克服现有乘法器需要高延时去实现乘法计算的技术问题。本发明的技术方案是:构建一种快速运算多位元串联脉动双基底二进制有限域乘法器，包括输入端B、k个PE模块、FRRP模块、R3模块，所述k个PE模块串联，所述k个PE模块经k个周期，第I个周期A的输入是Ac^A1.....Ak_1; B直接输入，计算结果经过所述FRRP模块还原输入到暂存器C中；第2个周期A的输入Ak、Ak+1、…、A2H, B经过所述R3模块输入，计算结果也经过FRRP模块还原，与第I个周期的计算结果相加，保存在暂存器C中；如
此，第k个周期，A的输入是ir 4,*…’ B经过(k-Ι)次所述R3模块后输入，
计算结果经过所述FRRP模块还原，与所述(k-Ι)次累加结果相加，保存到暂存器C中，再由暂存器C输出结果，所述R3模块实现BxkdHiodF (x)的计算，所述PE模块包括Rl模块、CMP模
块、CVP模块、PWM模块个异或门、和(m +「w/dldio^)个锁存器，所述R3模块输
出到所述Rl模块后经所述CMP模块进行系数转换，A的分段输入所述CVP模块进行A的分段的系数转换，CMP模块和CVP模块的计算结果均输入到PWM模块，实现Bin和A分段乘积计
算，经过「/w/c/ld—个异或门累加，结果保存在/个锁存器中，由「m/d]d^锁存
器输出结果其中，A通过三项多项式F(x)=l+xn+xm，表示为A=aQ+alX+...+BnriXnri,共有m
个系数，即(a0, a1；, 0使用分段切割法，将m位的A切割成…，4^，每段d位，
总共有k2个分段，因此有i = (Vw/i/ .B通过双基底可表示为B=b0 β o+bi ^1+...+Iv1 β ^1,
作为乘法器的另一个输入；C为输出结果。本发明的进一步技术方案是:所述FRRP模块包括FR模块、R2模块，所述R2模块实现Cmod(xm+l)的计算，所述FR模块的输入是k个串联PE模块的计算结果，对结果进行还原，输出到R2模块。本发明的进一步技术方案是:所述CMP模块包括异或门X0R_1和X0R_2，所述异或门X0R_1和X0R_2并联。
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本发明的进一步技术方案是:所述CVP模块为异或门X0R_3。本发明的进一步技术方案是:所述PWM模块包括三个并联的与门AND_1、AND_2和AND_3。将所述CMP模块和所述CVP模块输出的结果进行点对点相乘。本发明的进一步技术方案是:所述FR模块包括两个并联的异或门乂(《_4和X0R_5。本发明的技术效果是:构建一种快速运算多位元串联脉动双基底二进制有限域乘法器，包括输入端B、k个PE模块、FRRP模块、R3模块，所述k个PE模块串联，所述k个PE模块经k个周期，第I个周期A的输入是(Atl, A1,…Alri)，B直接输入，计算结果经过所述FRRP模块还原输入到暂存器C中；第2个周期A的输入(Ak，Ak+1,…，A21ri)，B经过所述R3模块输入，计算结果也经过FRRP模块还原，与第I个周期的计算结果相加，保存在暂存器C中；如此，第k个周期，A的输入是( A(M) t為《ΜΗ,…5 ApJ ’ B经过(k-Ι)次所述R3模块后
输入，计算结果经过所述FRRP模块还原，与前面(k-Ι)次累加结果相加，保存到暂存器C中，再由暂存器C输出结果，本发明结合多项式基底和MPB去建立双基底乘法。一些有现场乘法能够得到在位并行结构里通过次子空间TMVP得到。在二位元场GF (2m)，不可分解三项多项式和五项多项式被广泛的应用在密码领域，在这样的领域中位长通常比较大。本发明中通过一种新的数字串联新站收缩双基底乘法器通过使用次二次TMVP公式，一旦一个d*d的
Toeplitz乘法被选择T，被提出的结构能去的非常低的2厂I /dl时钟周期。
图1为本发明的结构示意图。图2为本发明多位元串联脉动乘法器结构图。图3为本发明处理单元PE的结构图。图4为本发明PE模块的具体电路图。
具体实施例方式下面结合具体实施例，对本发明技术方案进一步说明。如图2所示，本发明的具体实施方式
是:构建一种快速运算多位元串联脉动双基底二进制有限域乘法器，包括输入端B、k个PE模块、FRRP模块、R3模块，所述k个PE模块串联，所述k个PE模块经k个周期，第I个周期A的输入是Ac^A1、…、Ak_1;B直接输入，计算结果经过所述FRRP模块还原输入到暂存器C中；第2个周期A的输入Ak、Ak+1、-,A2k^1,B经过所述R3模块输入，计算结果也经过FRRP模块还原，与第I个周期的计算结果相加，
保存在暂存器C中；如此，第k个周期，A的输入是hp…、h，B经过(k-1)
次所述R3模块后输入，计算结果经过所述FRRP模块还原，与所述(k-Ι)次累加结果相加，保存到暂存器C中，再由暂存器C输出结果，所述R3模块实现BxkdmodF (X)的计算，所述PE
模块包括Ri模块、CMP模块、cvp模块、PWM模块、/ 个异或门、和(/ +「w / )
个锁存器，所述R3模块输出到所述Rl模块后经所述CMP模块进行系数转换，A的分段输入所述CVP模块进行A的分段的 系数转换，CMP模块和CVP模块的计算结果均输入到PWM模
土夹，实现Bin和A分段乘积计算，经过fi /个异或门累加，结果保存在「 ιι/Λ/‘个锁
存器中，由U锁存器输出结果:其中，A通过三项多项式F (X) =l+xn+xm，表示为
A=a0+a1x+...+a^iX^1,共有m个系数，即(a^ a1；..., aj。使用分段切割法,将m位的A切
割成Κ ，每段d位，总共有k2个分段，因此有* =.B通过双基底可表示
为B=b0 β o+bi ^1+...+V1 β μ,作为乘法器的另一个输入；C为输出结果。本发明的优选实施方式是:所述FRRP模块包括FR模块、R2模块，所述R2模块实现Cmod (xm+l)的计算，所述FR模块的输入是k个串联PE模块的计算结果，对结果进行还原，输出到R2模块。CMP模块和CVP模块的输入分别是Bin和？^，其输出结果都作为PWM模块的输入，
PWM模块的输出经过Γm十异或门，和U /d\H个锁存器，输出结果ζ:。Rl模块
的输入是Bin，其输出经过m个锁存器，输出结果Β_。CMP模块的输入是Bxdkii+1)+'输出是[B(p+i),Br+1),...，B(pW)]，CVP 模块的输入是 Aik+j，输出的是[a,，aq+1,...，，其中
Α:= ν^77 ，表示4為， μ排列成矩阵的行数和列数,i, j=o, 1，...，k-1，i表示矩阵的第i行，j表示矩阵的第j列，P表示dk(i+l)+jd,q表示(ik+j)d,T表示[aq, aq+1,...，矩阵的转置。其输出结果与上一个FRRP模块的结果进行累加，并输出到下一个FRRP模块。图1脉动阵列双基底乘法器结构中展示了整个双基底乘法的结构，A，B, C是三个在GF(2m)中的元素，由不可分解三项多项式F(x)=l+xn+xm组成，其中，η彡m/2。元素A由多项式基底表示法表示，B和C用双基底表示法表示，整个乘法器实现C=ABmodF (x)功能，其中A、B作为输入，C为输出结果。A通过三项多项式F(x)=l+xn+xm，表示为A=aQ+alX+...+am_lXm^,
共有m个系数，即(a0, B1,, Bm^1)。使用分段切割法，将m位的A切割成4*4…,，每段d位，总共有k2个分段，因此有k =r^/w771 ο每个分段Ai可表示为AeaiJaitwX+-+Bid^xd-1,所有分段4 為…代替A作为整个乘法器的输入。B通过双基底可表示为B=b0 β o+bi β !+...+Iv1 β μ,作为乘法器的另一个输入。C为输出结果，由C=ABmodF(X)计算得到，即整个乘法器实现的功能。由于A被分割成4,，為“h，所以A可表示为J = A+Ax" +- + 4=°因
此将C=ABmodF(X)中A展开可以得到:其中
权利要求
1.一种快速运算多位元串联脉动双基底二进制有限域乘法器，其特征在于，包括输入端沒、A个PE模块、FRRP模块、R3模块，所述A个PE模块串联，所述A个PE模块经A个周期，第I个周期J的输入是為、各…、4.!, B直接输入,计算结果经过所述FRRP模块还原输入到暂存器C中；第2个周期J的输入為、A+r".'為iw, A经过所述R3模块输入，计算结果也经过FRRP模块还原，与第I个周期的计算结果相加，保存在暂存器C中；如此，第左个周期d的输入是4#^、4经过(々-1)次所述R3模块后输入，计算结果经过所述FRRP模块还原，与所述α-ι)次累加结果相加，保存到暂存器C中，再由暂存器C输出结果，所述R3模块实现Bxm mod i ⑶的计算，所述PE模块包括Rl模块、CMP模块、CVP模块、PWM模块、个异或门、和
2.根据权利要求1所述快速运算多位元串联脉动双基底二进制有限域乘法器，其特征在于，所述FRRP模块包括FR模块、R2模块，所述R2模块实现Cmod(Z +1)的计算，所述FR模块的输入是k个串联PE模块的计算结果，对结果进行还原，输出到R2模块。
3.根据权利要求1所述快速运算多位元串联脉动双基底二进制有限域乘法器，其特征在于，所述CMP模块包括异或门X0R_1和X0R_2，所述异或门X0R_1和X0R_2并联。
4.根据权利要求1所述快速运算多位元串联脉动双基底二进制有限域乘法器，其特征在于，所述CVP模块为异或门X0R_3。
5.根据权利要求1所述快速运算多位元串联脉动双基底二进制有限域乘法器，其特征在于，所述PWM模块包括三个并联的与门AND_1、AND_2和AND_3，将所述CMP模块和所述CVP模块输出的结果进行点对点相乘。
6.根据权利要求1所述快速运算多位元串联脉动双基底二进制有限域乘法器，其特征在于，所述FR模块包括两个并联的异或门X0R_4和X0R_5。
全文摘要
本发明涉及一种快速运算多位元串联脉动双基底二进制有限域乘法器，包括输入端B、k个PE模块、FRRP模块、R3模块，所述k个PE模块串联，所述k个PE模块经k个周期，第1个周期A的输入是，B直接输入，计算结果经过所述FRRP模块还原输入到暂存器C中；第2个周期A的输入，B经过所述R3模块输入，计算结果也经过FRRP模块还原，与第1个周期的计算结果相加，保存在暂存器C中；如此，第k个周期，A的输入是，B经过(k-1)次所述R3模块后输入，计算结果经过所述FRRP模块还原，与前面(k-1)次累加结果相加，保存到暂存器C中，再由暂存器C输出结果。
文档编号G06F7/52GK103186360SQ20131011540
公开日2013年7月3日 申请日期2013年4月3日 优先权日2013年4月3日
发明者潘正祥, 杨春生, 白忠海, 李秋莹 申请人:哈尔滨工业大学深圳研究生院