专利名称：逻辑时序单元及基于该时序单元的自动化设计平台的利记博彩app
技术领域：
本发明涉及一种逻辑时序设计及基于该时序单元的自动化设计平台。背景技术：
在现有的技术中，逻辑电路工作的最高时钟频率取决于最长逻辑链，以图I为例，逻辑链LI，L2, L3长度分别为50纳秒，40纳秒，100纳秒，逻辑链L3决定系统工作的最高时钟频率不得高于10兆赫兹，从而限制了逻辑电路的工作速度。另一方面，在图I中，对于逻辑链LI和L2，为了等待L3计算完成，分别至少有50纳秒和60纳秒的等待时间，造成了时序浪费。
发明内容
本发明为了解决上述背景技术中的不足之处，提供一种逻辑时序设计及基于该时序单元的自动化设计平台，其将系统中的逻辑链进行优化，使时序得到充分利用，大幅提高逻辑电路最高工作时钟频率。为实现上述目的，本发明采用的技术方案为一种逻辑时序单元，其特征在于逻辑时序单元包括数据输入端口、主锁存器输出端口、从锁存器输出端口和时钟输入端口 ；所述的主锁存器由相串联的带有差分使能端口的倒相器一、倒相器二和带有差分使能端口的倒相器三构成；所述的从锁存器由相串联的带有差分使能端口的倒相器四、倒相器五和带有差分使能端口的倒相器六构成；所述的时钟产生电路由相串联的倒相器七和倒相器八构成；所述的倒相器二的输出端连接有主锁存器输出缓冲器，倒相器五的输出端连接有从锁存器输出缓冲器。根据不同集成电路生产工艺特点，调整主锁存器输出缓冲器，从锁存器输出缓冲器，优化逻辑时序单元的主锁存器输出端口和从锁存器输出端口，得到时序单元内部延时和带负载能力。根据需要为逻辑时序单元的主锁存器输出端口和从锁存器输出端口增加对应的反相逻辑输出端口，增强时序单元的输出逻辑功能和电子自动化设计平台优化空间，简化时序单元间逻辑链长度。根据实际逻辑需求，为逻辑时序单元增加复位和置位端口，相应对由相串联的带有差分使能端口的倒相器一、倒相器二和带有差分使能端口的倒相器三构成的主锁存器和对相串联的带有差分使能端口的倒相器一、倒相器二和带有差分使能端口的倒相器三构成的从锁存器进行修改，分别增加复位和置位控制，加强系统对逻辑时序单元的控制能力。根据实际逻辑需求，为逻辑时序单元增加扫描链对带有差分使能端口的倒相器一、带有差分使能端口的倒相器三、带有差分使能端口的倒相器四、带有差分使能端口的倒相器六和时钟门控端口强系统可测试性，或满足系统低功耗设计需求。所述的该时序单元的自动化设计平台的程序流程为
(1)开始；
(2)输入电路描述、时序约束和工艺库；
(3)基于逻辑时序单元为时序单元且仅以从锁存器输出端口为输出翻译电路描述；(4)以逻辑时序单元的时钟输入端口为起始，数据输入端口为终点，计算各逻辑链长
度；
(5)逻辑链优化；
(6)所有逻辑链长度满足时序约束，是，则输出门级网表，结束；否，则对所有不满足时序约束的逻辑链起始端时序单元输入端逻辑链进行优化，得到合适的时间裕度；
(7)基于逻辑时序单元为时序单元仅以主锁存器输出端口为 输出翻译时序不收敛的逻辑链；
(8)将时序不收敛的逻辑链分割或复制；
(9)将分割后的逻辑链间插入合适延时；
(10)计算分割后逻辑链长度；
(11)逻辑链长度满足时序约束，是，则是，则输出门级网表，结束；否，则修改电路描述、时序约束；返回步骤(2)。与现有技术相比，本发明具有的优点和效果如下本发明基于时序单元实现电子自动化设计，减少时序浪费，使时序得到充分利用，并幅提高逻辑电路时钟频率。四
图I是逻辑系统时序不意 图2是本发明提供的新型时序单元结构 图3是本发明提供的电子自动化设计平台方案流程 图4是本发明提供的电子自动化设计平台方案工作示意 图5是常用可编程计数器结构 图6是常用可编程计数器时序单元结构 图7是本发明实施例可编程计数器时序单元结构 图8是本发明实施例可编程计数器结构 图9是本发明实施例优化后可编程计数器结构 I-数据输入端口，2-主锁存器输出端口，3-从锁存器输出端口，4-时钟输入端口，5，-端口一，6-端口二，7-倒相器八，8-从锁存器输出缓冲器，9-主锁存器输出缓冲器，10-倒相器七，11-逻辑时序单元，12-差分使能端口的倒相器一，13-倒相器二，14-差分使能端口的倒相器三，15-带有差分使能端口的倒相器四，16-倒相器五，17-带有差分使能端口的倒相器六。五具体实施例方式 一种逻辑时序单元，逻辑时序单元11包括数据输入端口 I、主锁存器输出端口 2、从锁存器输出端口 3和时钟输入端口 4 ;所述的主锁存器由相串联的带有差分使能端口的倒相器一 12、倒相器二 13和带有差分使能端口的倒相器三14构成；所述的从锁存器由相串联的带有差分使能端口的倒相器四15、倒相器五16和带有差分使能端口的倒相器六17构成；所述的时钟产生电路由相串联的倒相器七10和倒相器八7构成；所述的倒相器二 13的输出端连接有主锁存器输出缓冲器9，倒相器五16的输出端连接有从锁存器输出缓冲器8。所述的带有差分使能端口的倒相器一 12、带有差分使能端口的倒相器三14、带有差分使能端口的倒相器四15和带有差分使能端口的倒相器六17上设置有端口一 5和端口二 6。
本发明可根据不同集成电路生产工艺特点，调整主锁存器输出缓冲器9，从锁存器输出缓冲器8，优化逻辑时序单元11的主锁存器输出端口 2和从锁存器输出端口 3，得到时序单元内部延时和带负载能力。本发明可根据需要为逻辑时序单元11的主锁存器输出端口 2和从锁存器输出端口 3增加对应的反相逻辑输出端口，增强时序单元的输出逻辑功能和电子自动化设计平台优化空间，简化时序单元间逻辑链长度。本发明可根据实际逻辑需求，为逻辑时序单元11增加复位和置位端口，相应对由相串联的带有差分使能端口的倒相器一 12、倒相器二 13和带有差分使能端口的倒相器三14构成的主锁存器和对相串联的带有差分使能端口的倒相器一 12、倒相器二 13和带有差分使能端口的倒相器三14构成的从锁存器进行修改，分别增加复位和置位控制，加强系统对逻辑时序单元11的控制能力。本发明可根据实际逻辑需求，为逻辑时序单元11增加扫描链对带有差分使能端口的倒相器一 12、带有差分使能端口的倒相器三14、带有差分使能端口的倒相器四15、带有差分使能端口的倒相器六17和时钟门控端口加强系统可测试性，或满足系统低功耗设计需求。所述的基于该时序单元的自动化设计平台的程序流程为
(1)开始；
(2)输入电路描述、时序约束和工艺库SI；
(3)基于逻辑时序单元11为时序单元且仅以从锁存器输出端口为输出翻译电路描述
S2 ；
(4)以逻辑时序单元11的时钟输入端口为起始，数据输入端口为终点，计算各逻辑链长度S3 ；
(5)逻辑链优化S4;
(6)所有逻辑链长度满足时序约束S5，是，则输出门级网表S6，结束；否，则对所有不满足时序约束的逻辑链起始端时序单元输入端逻辑链进行优化，得到合适的时间裕度S7 ；
(7)基于逻辑时序单元11为时序单元仅以主锁存器输出端口为输出翻译时序不收敛的逻辑链S8 ；
(8)将时序不收敛的逻辑链分割或复制S9；
(9)将分割后的逻辑链间插入合适延时SlO；
(10)计算分割后逻辑链长度Sll；
(11)逻辑链长度满足时序约束S12，是，则是，则输出门级网表S14，结束；否，则修改电路描述、时序约束S13 ;返回步骤(2)。本发明时序单元的自动化设计平台的解决方案如图3所示，S1-S4是以图2中11的从锁存器输出端口 3为时序单元的输出，计算逻辑链长度，时序满足要求，则执行S6，输出网表文件，当无法满足时序要求时，提取不满足时序约束的逻辑链，并启用这些逻辑链上的时序单元主锁存器输出端口 2，采用S7-S11步骤进行时序优化，如果时序满足要求，则执行S14，输出网表文件，否则，执行S13修改电路描述或时序约束，返回SI，重新执行S1-S4。该时序单元的自动化设计平台的程序流程执行S1-S4步骤时，电路系统中各条逻辑链中的逻辑时序单元采用从锁存器输出端口(3)为输出端，主锁存器输出端口(2)暂时悬空，每条逻辑链计算方法以一个时钟周期T为约束条件，当逻辑链长度不满足时序要求时，根据设置的电路翻译努力程度进行不同程度优化，重复执行S1-S4，直至得到最优结果，并将优化结果传递给S5，进行判决。该时序单元的自动化设计平台的程序流程步骤S5对S1-S4翻译优化结果进行判断，逻辑系统中是否有逻辑链不满足时序约束，如果系统中所有的逻辑链都满足时序约束条件，则执行S6，输出网表文件，完成自动化设计，否则，将不满足时序约束条件的逻辑链提出，传递给步骤S7。该时序单元的自动化设计平台的程序流程S7-S11步骤，首先针对S5传递的所有不满足时序约束条件的逻辑链，提取以这些逻辑链起始端时序单元输入为终点端的逻辑链，例如，图4中逻辑链M3的起始端时序单元M7和M8所对应的输入逻辑链Ml和M2，对其中时间裕度小于二分之一时钟周期的逻辑链进行时序优化，每条逻辑链都得到最大的时间
裕度。该时序单元的自动化设计平台的程序流程S7-S11步骤，针对S5传递的不满足时序约束条件的逻辑链中的时序单元，启用主锁存器输出端口 2为输出端，从锁存器输出端口 3根据系统逻辑需求，可以被满足时序要求的逻辑链继续使用，也可以悬空。如电子自动化设计平台示意图4所示，时序单元端口 2启用后，根据该逻辑链上所有输入端的前一级逻辑链的最小时间裕度，对逻辑链进行分割，并以前一级逻辑链的最小时间裕度与时钟周期T重新计算逻辑链长度。例如，在图4中，逻辑链M3的前一级最小时间裕度为T-50，可将M3切割成M3_l和M3_2，并以时间单元T+ (T-50)为切割后的逻辑链长度的约束条件。进行逻辑链切割时有以下注意事项一是前一级逻辑链可用的最大时间裕度是时钟周期T的二分之一，即切割后的逻辑链长度的最大时间约束条件为T+T/2 ;二是选择合适的切割点，以保证切割后逻辑链的第一部分时序特征与时序单元从锁存器输出端口 3保持一致，必要时在切割后逻辑链的中间需插入适当的延时单元。如图4所示，逻辑链M3经过切割后，将逻辑链M3_l后插入延时单元M4，并使M4输出端的时序特征与M7、M8的端口 3时序特征保持一致。该时序单元的自动化设计平台的程序流程在S5传来的不满足时序的逻辑链中，如果逻辑链有部分逻辑被满足时序条件的逻辑链占用，则在做逻辑链切割时，应保留该部分逻辑在满足时序条件的逻辑链的应用，并复制该部分逻辑到切割后的链路中，此时逻辑链起始端时序单元从锁存器输出端口 3仍保持分割前的应用。如图4中M7、M8的端口 3。该时序单元的自动化设计平台的程序流程对S5传来的不满足时序的逻辑链完成逻辑链切割后，计算延时单元输出端口时序，和根据设置的电路翻译努力程度进行不同程度优化。重复执行S7-S11，得到最优结果，并将优化结果传递给S12，进行判决。该时序单元的自动化设计平台的程序流程步骤S12对S7-S11翻译优化结果进行判断，是否仍有逻辑链不满足时序约束，如果系统中所有的逻辑链都满足时序约束条件，则执行S14，输出网表文件，完成自动化设计。否则，修改电路描述或时序约束条件，返回SI，重新执行电子自动化设计。实施例
以可编程计数器主体电路设计为例，说明本方法在逻辑电路设计中的应用，本方法适用于所有逻辑电路设计，并不局限于计数器设计。
常用可编程计数器主体电路结构如图5所示，C1-C8是计数器时序单元，其结构如图6所示，Fl为带复位置位端口触发器，C1-C8的端口 I为数据输入端口，端口 2、3为数据差分输出端口，端口 4是时钟输入端口，端口 5、6分别为复位、置位输入端口。由图5可知，C10-C14和C15-C20构成了计数器最长的两条逻辑链，当时钟周期小于这两条逻辑链长度时，电路将无法正常工作，因而限制了最高工作时钟频率。将本方法提供的时序单元应用到图5中的可编程计数器主体电路中，时序单元如图7所示，LI是本方法提供的带复位置位端口的新型时序单元，端口 I为数据输入端口，端口 2、3为从锁存器数据差分输出端口，对应图2中11的端 口 3，端口 4是时钟输入端口，端口 5、6分别为复位、置位输入端口，端口 7、8为主锁存器数据差分输出端口，对应图2中11的端口 2。图8是基于本方法提供的时序单元设计的可编程计数器结构，N1-N8是计数器时序单元，内部结构如图7所示，N10-14与N15-N20构成了计数器最长的两条逻辑链。当时钟周期小于这两条逻辑链长度时，基于本方法提供的电子自动化平台方案，对N10-14与N15-N20两条逻辑链进行切割，切割点选择分别为CNTA和CNTA_B，由于两条逻辑链上N10-N12、N15-N16都有其他逻辑分支，因而只能被复制，如图9中的N23-N25，和N21-N22,N17没有其他逻辑分支，可以被新逻辑链直接应用，如图9中N17所示。同时N1-N4与N23-N25，和N21-N22，N17间的连接端口由2、3转为端口 8、7。为保证切割点CNTA和CNTA_B的时序特性与N1-N4端口 2、3对应时序特征相似，在CNTA和CNTA_B前插入了 N27、N26两个输出缓冲模块。逻辑切割完成后，原逻辑链N10-N14被分解成N23-N25，N27和N13-N14两条较短逻辑链，原逻辑链N15-N20被分解成N21-N22，N17, N26和N118-N20两条较短逻辑链，分割后的逻辑链只需保证切割点CNTA和CNTA_B前的逻辑链长度小于N1-N4输入端逻辑链的最小时间裕度，并且CNTA至PM，CNTA_B至PNB逻辑链长度小于时钟周期。显然采用本发明所述新型时序单元和自动化设计平台设计方案后，逻辑链长度得到大幅削减，逻辑系统可工作最高时钟频率得到大幅提升。以上所述可编程计数器主体逻辑电路仅为本发明优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化，凡在本发明精神和原则内，所做的任何修改、等同替换、改价等，均应在本发明的保护内。
权利要求
1.一种逻辑时序单元，其特征在于逻辑时序单元(11)包括数据输入端口(I)、主锁存器输出端口(2)、从锁存器输出端口(3)和时钟输入端口(4);所述的主锁存器由相串联的带有差分使能端口的倒相器一(12)、倒相器二( 13)和带有差分使能端口的倒相器三(14)构成；所述的从锁存器由相串联的带有差分使能端口的倒相器四(15)、倒相器五(16)和带有差分使能端口的倒相器六(17)构成；所述的时钟产生电路由相串联的倒相器七(10)和倒相器八(7)构成；所述的倒相器二(13)的输出端连接有主锁存器输出缓冲器(9)，倒相器五(16 )的输出端连接有从锁存器输出缓冲器(8 )。
2.根据权利要求I所述的一种逻辑时序单元，其特征在于根据不同集成电路生产工艺特点，调整主锁存器输出缓冲器(9)，从锁存器输出缓冲器(8)，优化逻辑时序单元(11)的主锁存器输出端口(2)和从锁存器输出端口(3)，得到时序单元内部延时和带负载能力。
3.根据权利要求I或2所述的一种逻辑时序单元，其特征在于根据需要为逻辑时序单元(11)的主锁存器输出端口(2)和从锁存器输出端口(3)增加对应的反相逻辑输出端口，增强时序单元的输出逻辑功能和电子自动化设计平台优化空间，简化时序单元间逻辑链长度。
4.根据权利要求3所述的一种逻辑时序单元，其特征在于根据实际逻辑需求，为逻辑时序单元(11)增加复位和置位端口，相应对由相串联的带有差分使能端口的倒相器一(12)、倒相器二( 13)和带有差分使能端口的倒相器三(14)构成的主锁存器和对相串联的带有差分使能端口的倒相器一(12)、倒相器二( 13)和带有差分使能端口的倒相器三(14)构成的从锁存器进行修改，分别增加复位和置位控制，加强系统对逻辑时序单元(11)的控制能力。
5.根据权利要求4所述的一种逻辑时序单元，其特征在于根据实际逻辑需求，为逻辑时序单元(11)增加扫描链对带有差分使能端口的倒相器一(12)、带有差分使能端口的倒相器三(14)、带有差分使能端口的倒相器四(15)、带有差分使能端口的倒相器六(17)和时钟门控端口强系统可测试性，或满足系统低功耗设计需求。
6.根据权利要求I所述的基于该时序单元的自动化设计平台，其特征在于所述的该时序单元的自动化设计平台的程序流程为 (1)开始； (2)输入电路描述、时序约束和工艺库(SI)； (3)基于逻辑时序单元(11)为时序单元且仅以从锁存器输出端口为输出翻译电路描述(S2)； (4)以逻辑时序单元(11)的时钟输入端口为起始，数据输入端口为终点，计算各逻辑链长度(S3)； (5)逻辑链优化(S4); (6)所有逻辑链长度满足时序约束(S5)，是，则输出门级网表(S6)，结束；否，则对所有不满足时序约束的逻辑链起始端时序单元输入端逻辑链进行优化，得到合适的时间裕度(S7)； (7)基于逻辑时序单元(11)为时序单元仅以主锁存器输出端口为输出翻译时序不收敛的逻辑链(S8); (8)将时序不收敛的逻辑链分割或复制(S9)；(9)将分割后的逻辑链间插入合适延时(SlO)； (10)计算分割后逻辑链长度(Sll)； (11)逻辑链长度满足时序约束(S12)，是，则是，则输出门级网表(S14 )，结束；否，则修改电路描述、时序约束(S13);返回步骤(2)。
全文摘要
本发明提供了逻辑时序单元及基于该时序单元的自动化设计平台,本发明逻辑时序单元包括数据输入端口、主锁存器输出端口、从锁存器输出端口和时钟输入端口及其内部结构，通过一定的程序流程，在逻辑系统不满足时序时，将系统中的逻辑链进行优化，使逻辑时序得到充分利用，大幅提高逻辑电路最高工作时钟频率。
文档编号G06F17/50GK102880744SQ201210314578
公开日2013年1月16日 申请日期2012年8月30日 优先权日2012年8月30日
发明者周鹏举, 魏建让, 张大龙, 朱国斌, 王磊, 刘刚, 黄友火, 张博 申请人:西安欣创电子技术有限公司