专利名称：一种模减法器的利记博彩app
技术领域：
本发明属于集成电路技术领域，具体涉及一种减法器的设计。
背景技术：
在介绍减法器之前,先对余数系统(RNS, Residue Number Systems)做一说明。余数系统RNS是一种通过一组两两互质余数基的余数来描述数字的数值表征系统。由Im1, m2，…，mL}组成的L个余数基，整数X，O≤X〈M，其中M=Hi1 Xm2X…XmL，在RNS系统中有
唯一的表示方式为X=U1, x2，…，xj，其中〈A〉％表示X对于模Hii的余数。在余
数系统中两个操作数进行操作，操作符为Θ，可以定义为{ζ1； Z2, ...,Zj = U1, X2, ···, xL} Θ {y” y2,…，yL},其中，Zi = (χ,-Θγ,- ,这里 Θ 可
以是模加法，模减法或模乘法。在余数系统中这些算术运算都是并行执行的，而且处理的都是很小的余数而不是一个很大的数。对于余数基的选择，{2n，2n_l，2n+l}是非常重要的运算通道，得到了广泛的应用，因为当考虑areaXtime2时，它们提供了最有效的电路，并且在余数系统与二进制的互转过程中也是最有效的。由此可见，对于模(2n+l)减法器的研究是非常有意义的。由于余数系统运算的特点，一般把减法转化为加法来进行运算，对于模(2n+l)的
减法来说，设 A 为被减数和 B 为减数,有={a + B-{2"+1 - 1)〉2 +i ={-4 + ^ + i)2 +i，
直接进行j + 5 + l的运算，运算结果会溢出，也就是运算结果有大于等于2n+l的情况，进行一次修正结果同样会溢出，需要再进行一次修正。修正一般是通过加法完成，整个过程相当于需要三次加法，因此比较耗费资源，而且三次加法运算都在关键路径上，使得运算速度很低。
发明内容
本发明的目的是为了解决现有的面向模(2n+l)减法器耗费资源，速度较低的问题，提出了一种模(2n+l)减法器。本发明的技术方案是一种模(2n+l)减法器,包括n位反相器,第位反相器，第二一位反相器，二输入与非门，二输入或非门，第一 η位二进制加法器和第二 η位二进制加法；设A和B为所述模(2η+1)减法器的输入，其中，A为被减数，B为减数，共有η+1位，分别为[η:0]，Υ为所述模(2η+1)减法器的输出，共有η+1位，为[η:0]，其中A[u:v]，B[u:v]和Y[u: V]分别表示A、B和Y的第V位到第u位对应的数，具体连接关系如下所述η位反相器的输入端用于输入所述模(2η+1)减法器的输入减数B的低η位，即Β[η-1:0],所述η位反相器的输出为"[/ - 1:0];所述第一一位反相器的输入端用于输入所述模(2η+1)减法器的减数B的最高位，即B [η]，所述第一一位反相器的输出为
所述二输入与非门的两个输入端分别用于输入所述模(2n+l)减法器的被减数A的最高位A [η]和第位反相器的输出，所述二输入与非门的输出为T ；所述二输入或非门的两个输入端分别用于输入所述模(2η+1)减法器的被减数A的最高位A [η]和第位反相器的输出B[n]，所述二输入或非门的输出为W ；所述第一加法器的加数输入端用于输入所述模(2n+l)减法器的被减数A的低η位Α[η-1:0]和η位反相器的输出-I: O]，所述第一加法器的进位输入端用于输入所述二输入与非门的输出Τ,所述第一加法器的输出端用于输出R[n:0]；所述第二一位反相器的输入 端用于输入所述第一加法器的输出R[n:0]的最高位，即R[n],所述第二一位反相器的输出为;所述第二加法器的加数输入端用于输入所述第一加法器的输出R[n:0]的低η位R[n-1:0]和第二一位反相器的输出两《1，所述第二加法器的进位输入端用于输入所述二输入或非门的输出W，所述第二加法器的输出端用于输出Υ[η:0]，即为所述模(2η+1)减法器的输出。本发明的有益效果本发明的模(2η+1)减法器通过两个减数的最高位简单逻辑运算产生预先修正信号，从而实现在第一次加法时就进行相应的修正处理，并在第二次修正时采用两个减数的最高位产生的修正控制信号，从而减少了减法器运算结果的修正次数，从三次减少为二次，从而减少了模(2η+1)减法器所耗费的资源，并提高了其运算速度。
图I是本发明的模(2η+1)减法器结构示意图。
具体实施例方式下面结合附图和具体的实施例对本发明作进一步的阐述。本发明的模(2η+1)减法器结构如图I所示，其中，I为η位反相器，2为第一一位反相器，3为二输入与非门，4为2输入或非门，5为第一 η位加法器,6为第二一位反相器，7为第二 η位加法器；1的输入为Β[η-1:0],输出为； 2的输入B [η],输出为
; 3的输入为Α[η]和巩《],输出为T ;4为的输入为A [η]和方[ ]，输出为W ;5的输入为Α[η-1:0]、5[ -1:0]和Τ,输出为R[n:0] ;6的输入为R[n],输出为Λ[η];7的输入为R[n-1:0]、I ]和W，输出为Y [η: O]。具体连接关系可参照发明内容部分。这里，本发明的模(2η+1)减法器在第一次加法时就进行相应的修正处理，从而减少了减法器输入结果的修正次数，从三次减少为二次。在本发明的实施中，可以采用硬件描述语言(VHDL或Verilog)按照本发明所提出的模(2η+1)减法器的结构设计出所需的模(2η+1)减法器，便可进行仿真和综合；此减法器在一个时钟周期内可以完成所需运算，简单高速高效，计算机仿真显示该减法器相对于现有的模(2η+1)减法器在面积和速度方面都有很大的提闻。本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为发明的保护范围并不局限于这样的特别陈述和实施例。凡是根据上述描述做出各种可能的等同替换或改变，均被认为属于本发明的权利要求的保护范围。
权利要求
1.一种模(2n+l)减法器,包括n位反相器,第位反相器，第二一位反相器，二输入与非门，二输入或非门，第一 η位二进制加法器和第二 η位二进制加法； 设A和B为所述模(2η+1)减法器的输入，其中，A为被减数，B为减数，共有η+1位，分别为[η:0]，Y为所述模(2η+1)减法器的输出，共有η+1位，为[η:0]，其中A[u:v]，B[u:v]和Y[u: V]分别表示A、B和Y的第V位到第u位对应的数，具体连接关系如下 所述η位反相器的输入端用于输入所述模(2η+1)减法器的输入减数B的低η位，SPB [η-l: O]，所述η位反相器的输出为万[H -1:0]； 所述第一一位反相器的输入端用于输入所述模(2η+1)减法器的减数B的最高位，SPB [η]，所述第一一位反相器的输出为 所述二输入与非门的两个输入端分别用于输入所述模(2n+l)减法器的被减数A的最高位A[n]和第位反相器的输出/ [〃]，所述二输入与非门的输出为T ； 所述二输入或非门的两个输入端分别用于输入所述模(2n+l)减法器的被减数A的最高位A[n]和第一一位反相器的输出i〃j所述二输入或非门的输出为W ; 所述第一加法器的加数输入端用于输入所述模(2n+l)减法器的被减数A的低η位Α[η-1:0]和η位反相器的输出-1:0]，所述第一加法器的进位输入端用于输入所述二输入与非门的输出Τ,所述第一加法器的緬出端用于输出R[n:0]； 所述第二一位反相器的输入端用于输入所述第一加法器的输出R[n:0]的最高位，SP尺[11]，所述第二一位反相器的输出为互[ ]; 所述第二加法器的加数输入端用于输入所述第一加法器的输出R[n:0]的低η位R[n-1:0]和第二一位反相器的输出，所述第二加法器的进位输入端用于输入所述二输入或非门的输出W，所述第二加法器的输出端用于输出Υ[η:0]，即为所述模(2η+1)减法器的输出。
全文摘要
本发明公开了一种模(2n+1)减法器，具体包括n位反相器，第一一位反相器，第二一位反相器，二输入与非门，二输入或非门，第一n位二进制加法器和第二n位二进制加法。本发明的模(2n+1)减法器通过两个减数的最高位简单逻辑运算产生预先修正信号，从而实现在第一次加法时就进行相应的修正处理，并在第二次修正时采用两个减数的最高位产生的修正控制信号，从而减少了减法器运算结果的修正次数，从三次减少为二次，从而减少了模(2n+1)减法器所耗费的资源，并提高了运算速度。
文档编号G06F7/50GK102880445SQ20121026493
公开日2013年1月16日 申请日期2012年7月27日 优先权日2012年7月27日
发明者李磊, 周璐, 戴然, 高园林, 张军, 杨立, 周鹏飞, 周婉婷, 刘辉华 申请人:电子科技大学