专利名称：用于尺寸缩小性工艺的spice模型建立方法
技术领域：
本发明涉及半导体集成电路制造领域，特别是涉及一种用于尺寸缩小性工艺的 SPICE模型建立方法。
背景技术：
尺寸缩小性工艺(shrink process)是芯片代加工厂推出的特色工艺。一般在某一技术节点成熟工艺的基础上，制定相关的尺寸缩小规则进行版图修改，使客户原有的设计电路可直接流片。这样，既缩小了电路的面积，又提高客户原有的设计电路的使用效率。现有尺寸缩小性工艺的SPICE模型建立方法是按MOS器件尺寸缩小后的实际尺寸提取对应的尺寸缩小性工艺的SPICE模型如BSIM模型。提取后的模型不做任何模型参数和仿真网表的改动。而客户在仿真时不能直接利用原设计中尺寸缩小前的尺寸，因此，客户必须在网表中更新所有MOS器件的实际尺寸即尺寸缩小后的尺寸，这样大大降低了仿真效率。
发明内容
本发明所要解决的技术问题是提供一种用于尺寸缩小性工艺的SPICE模型建立方法，能节约技术开发成本、提高仿真效率。为解决上述技术问题，本发明提供的用于尺寸缩小性工艺的SPICE模型建立方法，包括如下步骤步骤一、按MOS器件实际缩小后的尺寸提取BSIM模型。步骤二、通过增加电路仿真器中SCALE即任意尺寸缩放参数的选项功能并使所述 SCALE参数等于尺寸缩小性工艺的尺寸缩小系数来对模拟网表进行修正；其中所述尺寸缩小系数的范围为大于等于0. 5且小于1。步骤三、对所述BSIM模型的XL模型参数和XW模型参数进行修正，其中XL模型参数即为工艺带来的MOS器件沟道长度的误差变量，所述XW模型参数即为工艺带来的MOS器件沟道宽度的误差变量。修正方法为使所述XL模型参数等于所述MOS器件沟道长度的调整变量，所述XW模型参数等于所述MOS器件沟道宽度度的调整变量。其中所述MOS器件沟道长度的调整变量的范围为大于等于0微米且小于1微米，所述MOS器件沟道宽度的调整变量的范围为大于等于0微米且小于1微米。本发明能使芯片代加工厂无需开发新的电路设计环境，能节约相应的技术开发成本。通过本发明方法，电路设计者可直接仿真尺寸缩小前的原有电路设计就可得到基于尺寸缩小性工艺的实际器件及电路性能，能大大提高电路仿真的效率。
下面结合附图和具体实施方式
对本发明作进一步详细的说明图1是本发明方法流程图。
具体实施例方式现有的尺寸缩小性工艺都有一套对应的尺寸缩小规则，对于MOS器件一般有以下的尺寸关系Lshrink = Loriginal X RATI0+0FFSETLWshrink = Woriginal X RATI0+0FFSETW其中，Lstoink为尺寸缩小后的所述MOS器件沟道长度，Loriginal为尺寸缩小前的所述 MOS器件沟道长度，RATIO为尺寸缩小系数，RATIO的范围为0. 5彡RATIO < 1. 0，0FFSETL为所述MOS器件沟道长度的调整变量，0FFSETL的范围为0微米彡0FFSETL < 1微米。Wstoink 为尺寸缩小后的所述MOS器件沟道宽度，Woriginal为尺寸缩小前的所述MOS器件沟道宽度， OFFSETff为所述MOS器件沟道宽度的调整变量，OFFSETff的范围为0微米彡OFFSETff < 1微米。如图1所示为本发明方法的流程图，本发明实施例用于尺寸缩小性工艺的SPICE 模型建立方法包括如下步骤步骤一、按MOS器件实际缩小后的尺寸提取BSIM模型。即在模型提取过程中，MOS
器件尺寸全部采用Lstoink和Wstoink。步骤二、通过增加电路仿真器中SCALE参数的选项功能并使所述SCALE参数等于尺寸缩小性工艺的尺寸缩小系数也即设定SCALE = RATIO来对模拟网表进行修正。其中所述尺寸缩小系数的范围为大于等于0. 5且小于1。其中所述模拟网表为原有的MOS器件实际尺寸缩小前的设计电路的模拟网表。步骤三、对所述BSIM模型的XL模型参数和XW模型参数进行修正，其中XL模型参数即为工艺带来的MOS器件沟道长度的误差变量，所述XW模型参数即为工艺带来的MOS器件沟道宽度的误差变量。修正方法为使所述XL模型参数等于所述MOS器件沟道长度的调整变量即为使XL = 0FFSETL，所述XW模型参数等于所述MOS器件沟道宽度度的调整变量即为使XW = 0FFSETW。其中所述MOS器件沟道长度的调整变量的范围为大于等于0微米且小于1微米，所述MOS器件沟道宽度的调整变量的范围为大于等于0微米且小于1微米。当用户在使用以上三个步骤而得BSIM模型后，在器件仿真时可直接利用原电路设计即MOS器件实际尺寸缩小前的电路设计和MOS器件尺寸如Ltffiginal和W。Hginal。虽然利用的是原电路设计和MOS器件尺寸，但是，MOS器件仿真时的实际尺寸如Laetual和Waetual却为 Lactual = Loriginal X SCALE+XLWactual = Woriginal X SCALE+XW显而易见，这里Lartual = L
shrink ，而 ^actual — W
shrink' 即实际仿真的是尺寸缩小后的 MOS器件性能。因此，电路设计者可直接仿真尺寸缩小前的原有电路设计就可方便和高效地得到基于尺寸缩小性工艺的实际器件及电路性能，从而能大大提高电路仿真的效率。以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
权利要求
1.一种用于尺寸缩小性工艺的SPICE模型建立方法，其特征在于，包括如下步骤 步骤一、按MOS器件实际缩小后的尺寸提取BSIM模型；步骤二、通过增加电路仿真器中SCALE参数的选项功能并使所述SCALE参数等于尺寸缩小性工艺的尺寸缩小系数来对模拟网表进行修正；步骤三、对所述BSIM模型的XL模型参数和XW模型参数进行修正，使所述XL模型参数等于所述MOS器件沟道长度的调整变量，所述XW模型参数等于所述MOS器件沟道宽度度的调整变量。
2.如权利要求1所述方法，其特征在于步骤二中所述尺寸缩小系数的范围为大于等于0. 5且小于1。
3.如权利要求1所述方法，其特征在于步骤三中所述MOS器件沟道长度的调整变量的范围为大于等于0微米且小于1微米，所述MOS器件沟道宽度的调整变量的范围为大于等于0微米且小于1微米。
全文摘要
本发明公开了一种用于尺寸缩小性工艺的SPICE模型建立方法，包括步骤一、按MOS器件实际缩小后的尺寸提取BSIM模型；步骤二、通过增加电路仿真器中SCALE参数的选项功能并使所述SCALE参数等于尺寸缩小性工艺的尺寸缩小系数来对模拟网表进行修正；步骤三、对所述BSIM模型的XL模型参数和XW模型参数进行修正，使XL＝OFFSETL、XW＝OFFSETW。本发明能使芯片代加工厂无需开发新的电路设计环境，能节约相应的技术开发成本。本发明还能使电路设计者通过直接仿真尺寸缩小前的原有电路设计就能方便和高效地得到基于尺寸缩小性工艺的实际器件及电路性能，能提高仿真效率。
文档编号G06F17/50GK102314529SQ20101022157
公开日2012年1月11日 申请日期2010年7月8日 优先权日2010年7月8日
发明者周天舒 申请人:上海华虹Nec电子有限公司