半导体器件的利记博彩app

专利名称：半导体器件的利记博彩app
技术领域：
本发明涉及可以进行无线通信的半导体器件。
技术背景例如可以无线发送和接收识别信息这类数据的ID芯片这样的半 导体器件已经在多个领域获得实际应用，其市场扩展进一步有望成为 新式通信信息终端。ID芯片也称为无线标签，RFID (射频识别)标 签或IC标签，具有通过使用半导体衬底形成的集成电路和天线的ID 芯片目前正投入使用。发明内容ID芯片的种类包括通过连接分别构造的集成电路与天线的ID芯 片，和通过在同一衬底上连续(集成)地构造集成电路和天线而构造 的ID芯片。对于通过连接分别构造的集成电路与天线而构造的ID芯片来 说，容易在集成电路与天线的连接部分造成缺陷，因此难以提高成品 率。另外，人们期望ID芯片能根据其实际应用附着于纸或塑料这样 的挠性材料。为此，在一些情形中，即使集成电路顺利地与天线相连， 还是对在使用中构造了集成电路的村底施加应力。这样，存在一个问 题，就是应力容易导致一些缺陷，并因此降低了可靠性。另一方面，与分别构造集成电路和天线的ID芯片不同，在集成 地构造集成电路与天线的ID芯片中，不容易引起这种在连接部分的缺陷。但是，如果在一个衬底上构造的ID芯片的数目是一定的，那 么用于构造天线的面积自然受限。这样，难以扩大天线尺寸和构造高 增益天线。用于构造集成电路的半导体衬底通常有一个缺点，就是挠性和机 械强度差。但是，机械强度可通过缩小集成电路本身的面积而在一定 程度上有所提高。尽管如此，这种情形并不是有利的，因为难以保证 电路规模，而且ID芯片的使用也受到限制。因此，在认为保证集成 电路的电路规模很重要时，随意缩小集成电路的面积是不利的。本发明已经考虑到上述问题。本发明的目标是提供一种ID芯片， 其中，在不压缩电路规模的情况下增大了天线增益并提高了集成电路 的机械强度。另外，本发明设计包装材料，标签，证件，银行票据， 公文，和使用ID芯片的类似物件。本发明的半导体器件包括射频芯片，射频芯片进一步包括ID芯 片。该半导体芯片包括使用通过使用半导体膜构造的半导体元件的集 成电路，和与集成电路相连的天线。优选将天线与集成电路整体构造， 因为这样可以提高半导体器件的机械强度。注意，本发明中使用的天 线还包括环绕或螺旋缠绕的导线、和导线之间布置的软磁材料微粒。 特别地，包含(散布的)软磁材料微粒的绝缘层布置在导线之间。依照本发明，可以构造用于覆盖导线的绝缘膜，导线之间可以布 置包含(散布的)软磁材料微粒的绝缘层以便将绝缘膜夹在中间。另外，可以依照本发明构造绝缘层来覆盖导线。注意，集成电路和天线可以直接构造在衬底上，或者，可以构造 在衬底上，然后与之分离，并附着于单独制备的另一个衬底。集成电 路的附着可以依照各种方法实现，例如在高耐热衬底与集成电路之 间构造金属氧化膜，将金属氧化膜晶化并弱化，以便分离集成电路， 由此将其附着到对象；在高耐热衬底与集成电路之间提供分离层，通 过激光辐射或蚀刻除去分离层以便从村底上分离集成电路，由此将其 附着到对象；用机械的方法或通过使用溶液或气体除去其上构造了集 成电路的高耐热村底，以便从村底上分离集成电路，从而将其附着到对象。分别构造的集成电路可以相互附着以便堆叠集成电路，使得电路的尺寸或存储容量可以有所增加。由于与用半导体衬底制造的ID芯 片相比,集成电路的厚度非常薄，所以即使在多个集成电路堆叠的情 况下，也可以将ID芯片的机械强度维持到一定程度。堆叠的集成电 路可以通过已知的连接方法相互连接，例如倒装法，TAB(巻带自动 接合)法或引线接合法。本发明的种类包括包装材料，标签，证件，银行票据，公文，和 使用ID芯片的同类物件。包装材料相当于可以定型或已经定型以便 包装对象的支撑介质，例如塑料瓶，托盘，胶嚢。依照本发明的标签 与附着了对象的信息的标签相对应，例如，行李标签，价格标签，或 名称标签。依照本发明的证件与对应于用于证明事实的证件，例如户 口簿，居留卡，护照，执照，身份证，会员卡，信誉卡，现金卡，预 付卡，咨询卡，定期票。依照发明的公文与用来证明私法中财产权的 ^^文相对应，例如帐单，支票，运费票据，货单，仓库凭单，证券， 债券，礼券和抵押契约。软磁材料是具有高磁导率和小矫顽力的磁性材料。因此，优选将 软磁材料布置在导线之间，由于与包含天线的平面相交的磁通量的原 因，导线的导体中涡流的产生受到抑制。因此，优选抑制与包含天线 的平面相交的磁通量的损耗，天线的互感系数会增加。优选在保证ID 芯片的机械强度的同时会增加天线的增益。构造包含软磁材料的绝缘膜以覆盖导线。因此，优选避免天线中 产生的磁通量通过布置在导线附近的导体损失掉。特别地，将半导体 用于附着了 ID芯片的对象的表面时，ID芯片是以在天线与表面之间 布置包含软磁材料的绝缘层的方式附着的。此时，优逸避免由于导体 的原因而产生磁通量的损失。可以在制造集成电路的工艺中，通过整体构造集成电路与天线的 方式，在衬底上构造用于连接集成电路和天线的连线。因此，减少了 构造ID芯片时连接失败的情况的发生。另外，使用挠性衬底时，由6于对村底施加应力导致的连接失败的情况也可以减少，由此提高了可 靠性。由于集成电路是通过使用由半导体膜构成的半导体元件构造的， 所以可以使用挠性衬底。与使用半导体衬底的集成电路不同，此处优 选在不缩小面积的情况下获得高机械强度。因此，优选在不缩小电路规模的情况下提高集成电路的机械强度并扩大ID芯片的应用范围。


在附图中图1A是依照本发明的一个方面的ID芯片的透视图，图1B和1C都是其截面图；图2A 2C都是依照本发明的一个方面的天线的截面图；图3A~3C都是依照本发明的一个方面的天线的截面图；图4A 4E都示出依照本发明的一个方面的ID芯片的制造方法；图5A 5E都示出依照本发明的一个方面的ID芯片的制造方法；图6A~ 6C都示出依照本发明的一个方面的ID芯片的制造方法；图7 A和7B都示出依照本发明的 一 个方面的ID芯片的制造方法；图8示出依照本发明的一个方面的ID芯片的制造方法；图9A和9B都示出依照本发明的一个方面的ID芯片的制造方法；图IOA和IOB都是依照本发明一个方面的ID芯片的截面图；图ll是示出依照本发明的一个方面的ID芯片的功能配置模式的方框图；图12A到12C都是依照本发明的一个方面的ID芯片的TFT截面图；图13A到13D都示出用大型村底构造多个集成电路的方法，其 中每个电路都被用作依照本发明的一个方面的ID芯片。图14A到14D都示出在构造于一个衬底上的多个集成电路被分 开时形成的凹槽的形状；图15A到15C都示出如何依照本发明的一个方面使用ID芯片；图16A和16B都示出如何依照本发明的一个方面使用id芯片；和图n是依照本发明的一个方面的id芯片的截面图。 附图标记解释100:集成电路 101:天线 102:衬底 103:覆盖材料 104: TFT 105:导线 106:绝缘层 107:虚线 108:微粒 109:隔 离绝缘膜 110:绝缘体111:夹层绝缘膜201:导体202:导体 203:导体 204:导体 205:保护膜 301:隔离绝缘膜 302:绝 缘层 303:绝缘膜 304:隔离绝缘膜 401:集成电路 402:天线 403:衬底 404:胶粘剂 405:覆盖材料 406:胶粘剂 407: ID 芯片 500:衬底 501:分离层 502:基膜 503:半导体薄膜 504: 半导体薄膜 505:半导体薄膜 506:半导体薄膜 507:栅极绝缘 膜 510:栅电极 511:栅电极 512:栅电极 513:抗蚀剂 514: 抗蚀剂 516:低浓度杂质区 517:低浓度杂质区 518:抗蚀剂 519:高浓度杂质区 520:绝缘膜 522:侧壁 523:侧壁 524: 侧壁 525:抗蚀剂 527:高浓度杂质区 528:高浓度杂质区 529: TFT 530: TFT 531: TFT 533:夹层绝缘膜 534:夹层绝缘膜 535:连线 536:连线 537:连线 538:连线 539:连线 540: 夹层绝缘膜 541:天线 542:隔离绝缘膜 543:保护层 546:凹 槽 547:胶粘剂 548:衬底 549:绝缘层 550:绝缘体 551: 微粒 552:胶粘剂 553:覆盖材料 570;衬底 571: TFT 572: TFT 573: TFT 574:基膜 575:覆盖材料 601:凹槽 602:集 成电路 603:衬底 604:分离层 605:虛线 701:n沟道TFT 702: p沟道TFT 703:杂质区 704:沟道形成区 705:半导体薄膜 706: 栅极绝缘膜707:栅电极707a:导电薄膜 707b:导电薄膜 708: 侧壁 709:侧壁 710: LDD区 711:半导体薄膜 712:杂质区 713:沟道形成区 721: n沟道TFT 722: p沟道TFT 728:侧壁 729:侧壁 741: n沟道TFT 742: p沟道TFT 743:杂质区 744:沟道形成区745:半导体薄膜 746:栅极绝缘膜 747:栅电极 748:沟道保护膜 750: LDD区 751:半导体薄膜 752:杂质区 753:沟道形成区 900:天线 901:集成电路 903:电容器 904: 调制电路卯5:整流电路卯6:微处理器 907:存储器 908:开 关卯9:解调电路 1301:支票 1302: ID芯片 1303: ID芯片 1304:护照 1305: ID芯片1306: 4L券 1307: ID芯片 1308: 包装材料 1309:盒装食物 1310:标签 1311: ID芯片 1312:产 品 1410: TFT 1402:半导体薄膜 1403:栅极绝缘膜 1404:栅 电极 1405:夹层绝缘层 1406:夹层绝缘膜 1407:连线 1408: 天线 1409:隔离绝缘膜 1410:绝缘层 1411: TFT 1412:半导 体薄膜 1413:栅极绝缘膜 1414:栅电极 1418:天线 1420:绝 缘层 1701:夹层绝缘膜 1702:绝缘膜 1703:绝缘膜 1703:绝 缘膜 1704:夹层绝缘膜 1705:天线 1706:隔离绝缘膜 1707: 绝缘层具体实施方式
下面将参照附图描述依照本发明的实施例模式。本发明能以多种 不同的模式实现，本领域的技术人员很容易理解，在不脱离本发明的 精神和范畴的情况下可以以多种方式对此处公开的模式和细节进行修 改。应注意，不应将本发明理解为其限于对下面所给实施例模式的描 述。下面将参照图1A 1C描述依照本发明的例如ID芯片这样的半 导体器件的结构。图IA是本发明的ID芯片的一种模式的透视图，图 1B是沿图1A的A A，线的截面图。附图标记100表示集成电路，附 图标记101表示天线。天线101与集成电路100电气连接。附图标记 102表示衬底，附图标记103表示覆盖材料。集成电路100和天线101 夹在衬垫102与覆盖材料103之间。注意，图IB中，TFT (薄膜晶体管)104作为包含在集成电路 100中的半导体元件的示例示出。用于集成电路100的半导体元件不限于TFT。除TFT之外，也可以使用例如，存储元件，二极管，光 电转换二极管，电阻器元件，线圏，电容器元件，电感器等等。天线 101构造在覆盖TFT的夹层绝缘膜111上。对于本发明的ID芯片，绝缘层106构造在构成天线101的一部 分的导线105之间。另外，依照本发明，绝缘层106不仅可以构造在 导线105之间，还可以如图1B所示构造在导线105上。其次，图1C是示出部分ID芯片的放大图，被图1B中的虛线107 环绕。其中散布着软磁材料微粒108的材料被用于绝缘层106。例如 聚酰亚胺，环氧树脂，丙烯或聚酰胺这样的树脂可以被应用于绝缘体 110。除有机树脂之外，也可以使用例如含有Si-O-Si键的树脂(以下 称硅氧烷树脂)等无机树脂。硅氧烷具有带硅(Si)和氧(O)键的 骨架结构。用至少包含氢的有机基团(例如烃基或芳烃)作为其取代 基。另外，氟基可以用于取代基。同样，至少包含氢和氟基的有机基 团可以用于取代基。例如二氧化硅，氮氧化硅或氮化硅这样的有机绝缘膜就可以用作绝缘体110，只要其中包含了软磁材料。作为用于微粒108的软磁材料,也可以使用例如Fe, Co， Ni或 包含它们的合金，另外还有，3Y203'5Fe203 (YIG) ， Fe203， Fe-Si-Al 合金，Fe-Cr合金，FeP合金，或坡莫合金，该坡莫合金中，Ni或Ni-Fe 合金中添加了 Mo, Cu， Cr和Nb中的一种或几种。另外，以Mn-Zn 为代表的软铁氧体也可以作用软磁材料。如图1C所示，在本发明的ID芯片中，用于电隔离导线105的 绝缘膜109 (以下称隔离绝缘膜)构造在绝缘层106与导线105之间。 如果绝缘层106中的软磁材料过高，隔离绝缘膜109可以有效地将导 线105电隔离。在图1A~1C中，ID芯片的机械强度是通过使用覆盖材料103 增强的。但是对于本发明的ID芯片，覆盖材料103不是必须使用的。 例如，ID芯片的机械强度可以通过用树脂等覆盖集成电路100和天线 IOI来增强。另外，可以通过控制绝缘层106的厚度增强ID芯片的机10械强度。如果衬底102具有可以在制造集成电路100的过程中经受热处理 的耐热特性，那么，可以直接将集成电路100和天线101构造在衬底 上。使用塑料衬底这样的耐热性较差的衬底作为衬底102时，可以在 耐热村底上构造集成电路之后，将集成电路100和天线101附着到衬 底102。用于天线101的导线105可以通过使用一种导体材料来构造，该 导体材料中包含一种或多种金属，例如Ag， Au， Cu， Pd， Cr， Mo, Ti， Ta, W, Al， Fe， Co, Zn， Sn和Ni,或其金属化合物。导线105 可以通过印刷法，光刻法，电镀法，蒸镀法，微滴排放(droplet discharging)法等构造。微滴排放法是用于通过从小孔排放包含预定 成分的微滴形成预定图形的方法，包含喷墨法。印刷法包括丝网印刷 法，胶版印刷法等。在图1C中，导线105是由单层导电膜构成的，也可以由多层导 电膜构成。在图2A中，构造了已经构图的第一导体201，并构造了用以覆 盖第一导体201的第二导体202以便将第一导体201和第二导体202 作为导线105使用。图2A示出导线105的横截面。在图2A中，第一 导体201是通过光刻法用Ni构成的，然后，第二导体202是通过化学 镀层法由Cu构成的，以便覆盖第一导体201。注意，除光刻法之外， 还可以通过印刷法，蒸镀法，微滴排放法等构造第一导体201。除化 学镀层法之外，还可以通过电镀法，微滴排放法等构造第二导体202。用于第一导体201和第二导体202的材料不限于图2A中所示结 构。在图2A中，第一导体201被第二导体202覆盖。但是覆盖第一 导体201的第二导体202不必须具有单独层。具有多个堆叠层的第二 导体202可以覆盖第一导体201。在图2B中，多个导电膜堆叠并通过光刻进行构图以便构造导线 105。图2B示出这种情形中的导线105的横截面。在图2B中，由Al 构成的第二导体204堆叠在由Ti构成的第一导体203上。用于第一导体203和第二导体204的材料不限于图2B所示的结 构。图2B示出了第一导体203与第二导体204堆叠的结构。但是， 可以堆叠三层或更多层导体以便构造导线105。如图2B中所示，构造多层堆叠的导体之后，可以用另一个导体 覆盖多层堆叠的导体以便如图2A所示构造导线105。用绝缘层106覆盖导线105不是必须的。绝缘层106可以经构造 至少与导线105接触。图2C示出选择性地在导线105之间构造绝缘 层106时的导线105的截面图。绝缘层106可以通过微滴排放法，印 刷法等构造。在图2C中，构造导线105和绝缘层106之后，优选构 造保护层205以便覆盖导线105和绝缘层106。保护层205可以通过 使用由例如硅氧烷树脂这样的无机树脂或有机树脂构成的绝缘层来构 造。隔离绝缘膜109可以通过真空蒸镀法，溅镀法，CVD法等构造。 但是，可以使用微滴排放法，印刷法等选择性地构造隔离绝缘层109。图3A示出通过微滴排放法选择性地构造隔离绝缘膜301以覆盖 导线105的示例。在图3A中，例如硅氧烷树脂这样的无机或有机树 脂可被用于隔离绝缘膜301。注意，如图3B所示，绝缘层302也可以 选择性地构造在图3A中的导线之间。具有高势垒特性的氮化硅膜，氮氧化硅膜等可以构造在导线105 与夹层绝缘膜lll之间。图3C示出具有高势垒特性的氮化硅膜，氮 氧化硅膜等构造在导线105与夹层绝缘膜111之间时的导线105的橫 截面。构造了具有高势垒特性的绝缘膜303。因此，使用例如Cu这样 对半导体元件的特性产生不利作用的金属时，金属向半导体元件的扩 散可以被绝缘膜抑制。如果将对半导体元件的特性产生不利作用的金属用于绝缘层106 中的微粒和导线105,那么金属向半导体元件的扩散可以被绝缘膜抑 制。特别地，用以覆盖导线105和夹层绝缘膜111的隔离绝缘膜304 构造于例如具有高势垒特性的氮化硅膜，氮氧化硅膜这样的绝缘膜， 由此抑制用于绝缘层106中的微粒的金属向半导体元件扩散。下面将描述本发明的ID芯片的具体制造方法。在本实施例模式 中，被绝缘并隔离的TFT作为半导体元件的示例示出。但是，集成电 路中使用的半导体元件不限于此，可以使用多种电路元件。如图4A所示，分离层501构造在耐热的村底(第一村底)500 上。例如，像钡硼硅酸玻璃，铝硼硅酸玻璃，石英衬底，陶瓷衬底等 玻璃衬底可以用于第一衬底500。'另外，可以使用包括不锈衬底或半 导体衬底的金属衬底。由例如塑料这样具有挠性的合成树脂制成的衬 底通常有允许温度极限低于上述衬底的性质，但是只要这种由合成树 脂制成的衬底可以在制造步骤中经受处理温度，就可以使用。主要包含硅的无定形硅膜，多晶硅膜，微晶硅膜，微晶硅膜(包 含半无定形硅膜)等可以用于分离层501。分离层501可以通过溅镀， 低压CVD法，等离子体CVD法等构造。在本实施例模式中，通过低 压CVD法构造了 50nm厚的无定形硅，该无定形硅被用为分离层501。 分离层501不限于硅，可以用能通过蚀刻选择性地除去的材料。分离 层501的厚度优选为10nm~100nm。半无定形硅的厚度可以是 30nm 50nm。基膜502构造在分离层501上。提供基膜502是为了防止包含在 第一衬底500中的例如Na这样的碱金属或碱土金属扩散到半导体膜 中，对例如TFT这样的半导体元件的特性产生不利作用。另外，基膜 502还有在稍后分离半导体元件的步骤中保护半导体元件的功能。基 膜502可以具有单层或多层层积的绝缘膜。西此，基膜502是通过使 用例如二氧化硅，氮化硅或氮氧化硅这种可以防止碱金属或碱土金属扩散到半导体膜中的绝缘膜构造的。在本实施例模式中，依次构造了 100nm厚的SiON膜，50nm厚 的SiNO膜，和100nm厚的SiON膜以便构造基膜502,每种膜的材 料，厚度，层压数目不限于此。例如，代替下层中的SiON膜，可以 通过旋转涂布法，狭缝式涂布法，微滴排放法，印刷法等构造膜厚 0.5pm~3^im的硅氧烷树脂。代替中层中的SiNO膜，可以构造氮化 硅膜(例如SiNx或Si3N4 )。另外，每种膜的厚度优选为0.05pm ~ 3卩m，可以在0.05pm ~ 3pm之间自由选择。替换地，依次构造SiON膜或SiC)2膜，硅氧烷树脂膜和SK)2膜 作为基膜502。二氧化珪膜可以通过热CVD法，等离子体CVD法，大气压CVD 法，偏压ECRCVD法等使用SiH4/02， TEOS (四乙氧基硅烷)/02 等的混合气体的方法构造。另外，氮化硅膜通常可以通过使用 SiH4/NH3的混合气体的等离子体CVD法构造。另外，氧氮化硅膜 (SiOxNy: x>y)和氮氧化硅膜(SiNxOy: x〉y)通常可以通过使用 SiH4/N20的混合气体的等离子体CVD法构成。半导体膜503构造在基膜502上。优选地，半导体膜503被构造 为在构造基膜502之后不使其暴露于空气。半导体膜503的厚度设置 为20 ~ 200nm (希望的是40 ~ 170nm,更优选50 ~ 150nm )。半导体 膜503可以是无定形半导体，半无定形半导体或多晶半导体。硅锗和 硅也可以作为半导体膜使用。使用硅锗时，优选将锗的浓度设置为大 约占原子的0.01 ~ 4.5%。半导体膜503可以通过已知方法晶化。给出的已知晶化方法有使 用激光的激光晶化法和使用催化剂的晶化方法。替换地，可以使用结 合了使用催化剂的晶化方法和激光晶化法的方法。用石英这样优良的 耐热衬底作为第一衬底500时，使用电热炉的热晶化法，使用红外光 的灯加热退火法，和使用催化剂的晶化方法中的任何一个都可以与大 约95(TC高温退火相结合作为一种晶化方法。例如，在使用激光晶化法的情形中，使半导体膜503经受一小时 500°C的热退火以便在进行激光晶化之前相对于激光束增强抗耐性。该 方法中使用了连续波固态激光器，放射了基波的2 ~ 4次谐波以便获得 粒度大的晶体。通常，优选使用例如，Nd:YV04激光(1064nm基波) 的二次谐波(532nm )或三次谐波(355nm )。具体地说，连续波YV04 激光器发射的激光束被非线性光学元件转变成谐波以便获得输出功率 为10W的激光束。优选在用激光束进行辐射的半导体膜503的表面上 形成的长方形或椭圆形的激光束。在这种情形中，大约需要0.01~14100MW/cm2 (优选0.1-10 MW/cm2)的功率密度。扫描速率设置为大 约10 ~ 2000cm/sec以4更照射半导体膜。将脉冲激光束的振荡频率设置为lOMHz或更大时，应使用比通 常使用的几十到几百Hz的波段更高的波段来完成激光晶化。从将脉 冲激光束发射到半导体膜上到半导体膜完全发生的周期被认为是几十 毫微妙到几百亳微妙。通过使用上述波段，下一个脉沖激光束可以被 发射到半导体膜上直到半导体膜由于激光束照射的原因融化并在之后 固化。因此，固液界面可以在半导体膜中连续移动，由此形成具有在 扫描方向上连续生长的晶体颗粒的半导体膜。特别地，可以获得晶体 颗粒的集合，其中每个晶体颗粒在扫描方向上的宽度为10~3(Mim， 在垂直于扫描方向上的宽度为l~5jam。可以通过形成在扫描方向上 形成单晶体颗粒来形成其中在TFT的沟道方向上几乎不形成晶体颗 粒边界的半导体膜。对于激光晶化，连续波激光的基波激光和连续波的谐波激光可以 平行发射。替换地，连续波的基波激光和脉冲激光的谐波激光可以平 行发射。激光束可以在例如稀有气体和氮气这样的惰性气氛中发射。这 样，可以防止由于激光辐射的原因而导致半导体表面不平，而且可以 抑制由于表面界面态密度的波动导致的阈值波动。通过上述激光晶化，形成了结晶性改善的半导体膜503。注意， 可以通过溅镀法，等离子体CVD法，热CVD法等预先形成多晶半导 体。在本实施例模式中，半导体膜503被晶化，但在下一工序中可以 在不进行晶化的情况下使用无定形硅膜或微晶半导体膜。使用无定形 半导体或微晶半导体的TFT比使用多晶半导体的TFT需要的制造步 骤更少，因此，其具有降低成本和提高产率的优点。无定形半导体可以通过对硅化物气体进行辉光放电分解获得。通常将SiH4和Si2H6作为硅化物气体的示例。这些硅化物气体可以用氢或氢和氦稀释。半无定形半导体具有在无定形结构与晶体结构(包括单晶结构和 微晶结构)之间的中间结构，以及相对于自由能来说稳定的第三态。 这种半无定形半导体具有包括短程有序和晶格畸变的晶体结构。
0.5nm ~ 200nm大小的晶体颗粒可以包含并散布在非单晶半导体中。 对于半无定形半导体，拉曼光谱转移到波数520cm —i的下边，在X射 线衍射中观察到从硅晶格产生的(111)和(220)的衍射峰。另外，半无定 形半导体包含占原子的1%或更多的氢或卤素，用于消除悬键。此处 为方便起见，用SAS指代半无定形半导体。将例如氦，氩，氪或氖这 样的稀有气体元素掺入SAS (半无定形半导体)中时，晶格畸变进一 步增加，稳定性因此增强，由此获得优良的半无定形半导体(SAS)。 SAS是通过对硅化物气体进行辉光放电分解形成的。SiH4是有代 表性的硅化物气体。除S沮4外，Si2H6， SiH2Cl2， SiHCl3, SiCl4, SiF4 等也可以作为硅化物气体使用。硅化物气体也可以用氢或氢与从氦， .氩，氪和氖中选择的一种或多种稀有气体的混合物进行稀释以便顺利 形成SAS。稀释率优选设置为1:2到1:1000范围内。此外，像CH4 和<:2116这样的碳化物气体或像GeH4或GeF4这样的锗气体，或F2也 可以掺入硅化物气体，使得能带宽度可以在1.5到2.4eV或0.9到l.leV 范围内调整。
例如，在使用包含SiBU与H2的混合物的气体或包含SiH4与F2 的混合物的气体的情形中，使用半无定形半导体制造TFT时，TFT 的亚阈系数(S值)可以设为0.35V/dec或更低，通常为0.25 ~ 0.09V/dec,其载流子迁移率可以i殳置为10cm2/Vsee。例如，通过用使 用上述半无定形半导体的TFT构成19级环振荡器时，可以在3~5V 电源电压下获得lMHz或更大，优选为lOOMHz或更大的振荡频率特 性。另外，每级转换器在3 5V电源电压下的延迟时间可以是26ns， 优选为0.26ns或更少。
如图4B所示，将半导体膜503构图以便形成岛状半导体膜504 ~ 506。构造了栅极绝缘膜507以覆盖岛状半导体膜504~506。可以通 过等离子体CVD法或溅镀法构造包含氮化硅，二氧化硅，氮氧化硅或氧氮化硅的单层或复合层薄膜作为栅极绝缘膜507。层压薄膜时， 例如，优选在衬底上使用三层结构，即二氧化硅膜，氮化硅膜和二氧 化硅膜。
下一步，如图4C所示，构造了栅电极510 512。在本实施例才莫 式中，在通过溅镀法层压添加了 n型杂质的Si, WN和W之后，通 过使用抗蚀剂513作为掩膜构造了栅电极510~512。当然，栅电极 510~512的材料，结构和制造方法并不限于此，可以对其进行适当的 选择。例如，可以使用NiSi与添加了 n型杂质的Si的层压结构，或 带有W (鵠)的TaN (氮化钽)的层压结构。另外，栅电极可以构造 为各种单层导电材料。
可以使用SiOx这样的掩膜代替抗蚀剂掩膜。在这种情形中，添 加了构图的步骤以便构造SiOx、 SiON等的掩膜(称为硬掩膜)，但 在蚀刻中掩膜厚度的被减小小于抗蚀剂掩膜。因此，可以形成具有所 需宽度的栅电极510 512。替换地，可以选择性地在不使用抗蚀剂513 的情况下通过微滴排放法构造栅电极510 ~ 512。
可以根据导电膜的功能选择各种材料作为导电材料。如果同时构 造栅电极和天线，那么，可以考虑该功能选择材料。
使用蚀刻法构造栅电极时，将气体CF4， C12和02的混合物或 C12气用作蚀刻气体，但蚀刻气体不限于这些。
如图4D所示，将要变成p沟道TFT的岛状半导体膜505被抗蚀 剂514覆盖，n型杂质元素(通常为磷(P)或砷(As))被掺入岛状半导 体膜504和506以便用栅电极510和512作为掩膜形成低浓度区域(第 一掺杂步骤)。第一掺杂步骤的条件如下剂量为lxl013~6xl013/cm2， 加速电压为50~70keV。但是，条件不限于此。通过在第一掺杂步骤 中通过栅极绝缘膜507进行掺杂，在岛状半导体膜504和506中形成 了低浓度杂质区对516和517。注意，第一掺杂步骤可以在不用抗蚀 剂覆盖将变成p沟道TFT的岛状半导体505的情况下进行。
下一步，如图4E所示，通过灰化等除去抗蚀剂514之后，构造 新的抗蚀剂518以便覆盖将变成n沟道TFT的岛状半导体膜504和506。提供p型传导性的杂质元素(通常为硼(B))被掺入島状半导体 膜505以便将栅电极511作为掩膜形成高浓度区域(第二掺杂步骤)。 第二掺杂步骤的条件如下剂量为Ixl016~3xl016/cm2,加速电压为 20~40keV。通过执行第二掺杂步骤时通过栅极绝缘膜507进行掺杂 在岛状半导体膜505中形成了一对p型高浓度杂质区519。
下一步，如图5A所示，通过灰化等方法除去抗蚀剂518之后， 构造绝缘膜520以覆盖栅极绝缘膜507和栅电极510 ~ 512。在本实施 例才莫式中，100nra厚的Si02薄膜是通过等离子体CVD法形成的。其 后，用深腐蚀部分地蚀刻绝缘膜520和栅极绝缘膜507。如图5B所示， 侧壁522~524是以自对准的方式构造的，以便与栅电极510~512的 侧壁接触。将CHF3与氦的混合气体作为蚀刻气体。注意，构造侧壁 的步骤不限于此。
构造绝缘膜520时，也在第一村底S00的背面构造绝缘膜。在这 种情形中，可以通过使用抗蚀剂选择性地蚀刻并除去构造在第一衬底 500后表面上的绝缘膜。在这种情形中，可以通过深腐蚀在构造侧壁 522 ~ 524的过程中蚀刻构造在后表面上的绝缘膜并与绝缘膜520和栅 极绝缘膜507 —起除去。
如图5C所示，构造新的抗蚀剂525以覆盖将变成p沟道TFT的 乌状半导体505，掺入n型杂质元素(通常为P或As)以便用栅电极 510和512与侧壁522和524作为掩膜形成高浓度区域(第三掺杂步 骤)。第三掺杂步骤的条件如下剂量为Ixl013~5xl015/cm2，加速电 压为60~ 100keV。通过执行第三掺杂步骤在岛状半导体膜504和506 中形成n型高浓度杂质区对527和528。
掺杂n型杂质以便形成高浓度区域时，侧壁522和524起到掩膜 的作用以便在侧壁522和524的下部分形成其中没有进行掺杂的低浓 度杂质区域或偏移区。因此，可以在通过适当改变构造侧壁522和524 的深腐蚀的条件或绝缘膜520的厚度来调整侧壁522和524的尺寸， 以便控制低浓度杂质区或偏移区的宽度。
通过灰化等除去抗蚀层525之后，可以对杂质区进行热激发。例如，构造50nm厚的SiON薄膜，然后使其在550。C的氮气氛中经受4 小时的热处理。
可以构造100nm厚的含氢SiNx膜，然后使其在410。C的氮气氛 中经受1小时的热处理以便氢化岛状半导体膜504~506。替换地，可 以在300°C ~ 450。C的含有氢的气氛中执行热处理1 ~ 12小时以氢化岛 状半导体膜504~506。作为另一种氢化方法，可以实行等离子体氢化 (使用等离子体激发的氢)。经过氢化步骤，可以通过热激发的氢消 除悬键。如果在随后步骤中将半导体元件附着到挠性第二衬底548之 后，由弯曲第二衬底548导致半导体膜中出现缺陷，那么，就通过氢 化将半导体膜中含有的氢的浓度设置为lxl0" lxl0"原子/cm3，优 选为lxlO" 5xl(P原子/cm3，由此通过半导体膜中含有的氢消除缺 陷。另外，半导体中可以含有卤素以便消除缺陷。
经过上述一系列步骤之后，形成了 n沟道TFT529和531，和p 沟道TFF 530。在上述制造步骤中，适当地改变了深腐蚀的条件或绝 缘膜520的厚度，调整了侧壁的尺寸以形成沟道长为0.2pm 2nm的 TFT。注意，在本实施例模式中，虽然将顶部栅极结构用于TFF 529 和531，但也可以使用底部栅极结构(倒转交错结构)。
另外，其后可以构造用以保护TFF 529~531的钝化膜。因此， 优选通过使用氮化硅，氮氧化硅，氮化铝，氧化铝，二氧化硅等可以 阻止碱性金属或碱土金属进入TFF 529 ~ 531的原料构造钝化膜。特 别地，例如，大约600nm厚的SiON膜可以被用于钝化膜。在这种情 形中，氢处理程序可以在形成SiON膜之后执行。这样，SiON， SiNx 和SiON堆叠的绝缘膜三层结构在TFF 529 ~ 531上形成，但其材料或 结构不限于此。通过上述结构，TFF 529 ~ 531被基膜502和钝化膜覆 盖，由此进一步阻止了例如Na这样的碱金属或碱土金属扩散到半导 体元件中使用的半导体膜内并对半导体元件的特性产生不利作用。
下一步，如图5D所示，构造了第一夹层绝缘膜533以便覆盖TFF 529 ~ 531。例如聚酰亚胺，丙烯或聚酰胺这样具有耐热性的有机树脂 被用于第一夹层绝缘膜533。除有机树脂外，还可以使用电解质常数低的材料(低k材料)或含有Si-O-Si键(以下称为硅氧烷树脂)的 树脂等。硅氧烷具有带硅(Si)氧(o)键的骨架结构。用至少含有
氢的有机基团(例如烃基或芳烃)作为其取代基。另外，氟基可以用 作取代基。同样，至少含有氢和氟基的有机基团也可以用作取代基。
构造第一夹层绝缘膜533时，根据夹层绝缘膜的材料，可以使用旋转 涂布法，浸渍法，喷涂法，微滴排放法(喷墨法，丝网印刷法，胶版 印刷法等)刮片，辊涂机，帘幕式涂布机，刮刀式涂布机等。另外， 可以使用无机材料。这时，可以使用二氧化硅膜，氮化硅膜，氧氮化 硅膜，PSG(磷硅酸盐玻璃)膜，PBSG(磷硼硅酸盐玻璃)膜，BPSG (硼磷硅酸盐玻璃)，铝膜等。注意，这些绝缘膜可以经层压形成第 一夹层绝缘膜533。
另外，在本实施例模式中，可以在第一夹层绝缘膜533上构造第 二夹层绝缘膜534。对于第二夹层绝缘膜534，可以使用例如DLC(仿 钻结晶碳)或氮化碳(CN)等含碳的薄膜，二氧化硅膜，氮化硅膜， 氮氧化硅膜等。对于构造方法，可以用等离子体CVD，大气压等离子 体等。替换地，可以使用感光或非感光有机材料，例如聚酰亚胺，丙 烯酸，聚酰胺，抗蚀剂，苯并环丁烯，或硅氧烷树脂。
注意，可以将填充料混入第一夹层绝缘膜533与第二夹层绝缘膜 534中的至少一个以^i方止这些膜由于第一夹层绝缘膜533或第二夹 层绝缘膜534与在随后的步骤中构造的连线的导电材料等之间的热膨 胀系数差异产生的应力而发生膜脱落或破裂。
如图5D所示，在第一夹层绝缘膜533和第二夹层绝缘膜534中 构造接触孔。构造连接到TFF 529~531的连线535~539。对于构造 接触孔的蚀刻气体，用的是CHF3和氦的混合气体，但本发明不限于 此。在本实施例才莫式中，连线535~539由Al构成。这里，构造的连 线535 ~ 539可以具有五层才几构，该结构中通过溅镀依次构造Ti， TiN, Al-Si， Ti和TiN。
通过将Si混入Al层，可以在构图连线时防止在烘烤抗蚀剂的过 程中产生小隆起。可以混入大约0.5%的Cu来代替Si。进行构图时，优选使用上述硬掩膜SiON等。注意，这些连线的材料和构造方法不 限于此，可以使用用于构造栅电极的上述材料。
分别地，连线535和536连接到n沟道TFF 529的高浓度杂质区 527;连线539和537连接到p沟道TFF 530的高浓度杂质区519;连 线538和539连接到n沟道TFF 531的高浓度杂质区528。
下一步，如图5E所示，在第二夹层绝缘膜534上构造第三夹层 绝缘膜540以便覆盖连线535~539。第三夹层绝缘膜540具有开口部 分，其中暴露了连线535的一部分。另外，第三夹层绝缘膜540可以 通过使用有机树脂膜，无机绝缘膜或含有硅氧烷的绝缘膜来构造。有 机树脂膜的示例包括丙烯，聚酰亚胺，聚酰胺等。无机绝缘膜的示例 包括二氧化硅，氮氧化硅等。此时，可以通过^:滴排放法或印刷法构 造掩膜。替换地，第三夹层绝缘膜540本身可以通过微滴排放法或印 刷法来构造。
在第三夹层绝缘膜540上构造天线541。天线541可以由导电材 料构成，该材料含有一种或多种金属例如Ag， Au， Cu， Pd， O， Mo， Ti, Ta, W， Al， Fe， Co， Zn， Sn，和Ni或这些金属的金属 化合物。天线541连接到连线535。尽管天线541直接连接到图5E中 的连线535，但本发明的ID芯片不限于这种结构。例如，天线541和 连线535可以通过使用分开构造的连线相互电连接。
天线541可以通过印刷法，光刻法，电镀法，蒸镀法，微滴排放 法等构造。尽管在本实施例模式中，天线541是通过使用单层导电膜 构造的，但也可以通过层压多层导电膜来构造。
通过使用印刷法或微滴排放法，可以在不使用用于控制膝光量的 掩膜的情况下构造天线541。与因蚀刻而导致材料损失的光刻法不同， 微滴排放法和印刷法可以有效利用材料。另外，由于不需要用于控制 曝光量的高价掩膜，所以降低了 ID芯片的制造成本。
例如，使用微滴排放法或各种印刷法时，可以使用通过用Ag涂 敷Cu而获得的导电颗粒。在通过微滴排放法构造天线541的情形中， 需要对第三夹层绝缘膜540的表面进行用于增加天线541的黏附力的处理。
例如，为了增加黏附力，可以使用下列方法将可以由于催化作 用而提高导电膜或绝缘膜的黏附力的金属或金属化合物附着到第三夹 层绝缘膜540的表面；将紧密地附着于要构造的导电膜或绝缘膜的有 机绝缘膜，金属和金属化合物附着到第三夹层绝缘膜540的表面；在 大气压或换算压力下对第三夹层绝缘膜540的表面实施等离子体处理 以便改变其表面特性。作为很好地附着于导电膜或绝缘膜的金属，可 以使用钬，氧化钬，例如Sc， Ti， V， Cr, Mn， Fe， Co， M， Cu, Zn这样的3d过渡元素等。可以使用上述金属的氧化物，氮化物，氧 氮化物等作为金属化合物。可以使用例如聚酰亚胺，硅氧烷树脂等作 为有机绝缘膜。
当要附着到第三夹层绝缘膜540的金属或金属化合物具有导电性 时，控制薄膜电阻以便不妨碍天线的正常工作。特别地，可以将具有 导电性的金属或金属化合物的平均厚度控制在例如1 ~ 10nm。可以将 金属或金属化合物部分或完全氧化以使其绝缘。替换地，在想提高黏 附力的区域之外的区域，可以选择性地通过蚀刻除去金属或金属化合 物。可以通过微滴排放法，印刷法，溶胶-凝胶法等将金属或金属化 合物选择性地附着到某一区域，而不是预先将其附着到衬底的全部表 面。对于金属或金属化合物，它们不必需像第三夹层绝缘膜540表面 上的薄膜一样具有完全连续的形状而可以在一定程度上散布开。
构造天线541之后，如图6A所示构造隔离绝缘膜542以覆盖天 线541。对于隔离绝缘膜542，可以使用有机树脂，无机绝缘膜，硅氧 烷树脂。特别地，作为无机绝缘膜，可以使用DLC膜，碳化氮膜， 二氧化硅膜，氮氧化硅膜，氮化硅膜，AlNx膜或AlNxOy膜。另外， 例如，可以将氮化碳膜与氮化硅膜的层压结构，聚苯乙烯的层压结构 等用于隔离绝缘膜542。在本实施例模式中，氮化硅膜被用于隔离绝 缘膜542。
如图7C所示，构造保护膜543以便覆盖隔离绝缘膜542。保护 层543是由可以在随后的步骤中通过蚀刻除去分离层501时保护TFF529~531和连线535~539的材料构成。例如，溶于水或溶于酒精的 环氧树脂，丙烯酸酯树脂或硅树脂被专门用来构造保护层543。
本实施例模式中构造保护层543时，通过旋转涂布来应用水溶性 树脂(东亚合成有限公司制造的VL~ WSHL10)，使其厚度为30pm， 接受光照2分钟，以便临时固化。进一步用UV光照射水溶性树脂， 从衬底的背面照射2.5分钟，从顶面照射10分钟，即总共照射12.5 分钟，以使其完全固化，由此获得保护层543。当层压多种有机树脂 时，它们可能在涂敷或烘烤时部分地互相溶解，或者其l^附力过度增 强，这取决于有机树脂中含有的溶剂种类。因此，当隔离绝缘膜542 和保护层543由可以溶解在相同溶剂中的有机树脂构成时，优选构造 无机绝缘膜(例如，SiNx膜，SiNxOy膜，AlNx膜或AlNxOy膜)以 覆盖隔离绝缘膜542，使得在随后的步骤中可以平稳地去除保护层 543。
如图6B所示，构造将ID芯片相互分开的凹槽546。凹槽546的 深度足以暴露分离层501。可以通过切割，划片等方法构造凹槽546。 当不需要分离构造在第一衬底500上的ID芯片时，可以不构造凹槽 546。
如图6C所示，通过蚀刻去除分离层501。在本实施例模式中， 氟化g素被用作蚀刻气体并通过凹槽546引入气体。在本实施例模式 中，例如使用了 C1F3 (三氟化氯)，并在下列条件下进行蚀刻温度 i殳置为350。C，流速为300sccm，压强为8xl02Pa ( 6 Torr);时间为 3小时。另外，可以使用混合了氮气的C1F3气体。通过使用C1F3这样 的氟化g素，选择性地蚀刻分离层501,使得第一衬底500可以与TFF 529~531分开。注意，氟化卣素可以是气态的，也可以是液态的。
如图7A所示，用粘合剂547将分开的TFF 529~531附着于第 二村底548。可以把能将第二衬底548附着于基膜502的材料用于粘 合剂547。下面各类固化粘合剂示例可以用作粘合剂547,包括反应固 化粘合剂，热固化粘合剂，例如紫外线固化粘合剂这样的光固化粘合 剂，厌.氧型固化粘合剂等。对于第二衬底548,可以使用例如硼硅酸钡玻璃或硼硅酸氯这样 的玻璃衬底或例如纸和塑料这样的挠性有机材料。另外，可以用挠性 无机材料作为第二村底548。可以用由带有极性基的聚降水片烯构成 的ARTON ( JSR公司制造)作为塑料衬底。同样，可以用下列材料 作为塑料衬底聚酯，例如聚乙烯对苯二酸盐(PET)，聚醚砜(PES)， 酸乙二酯(PEN)，聚碳酸酯(PC)，尼龙，聚醚醚酮(PEEK)， 聚砜(PSF)，聚醚酰亚胺(PEI)，多芳基化合物(PAR),聚六烯 对苯二酸盐(PBT)，聚酰亚胺，丙烯腈丁二烯苯乙烯树脂，聚氯乙 烯，聚丙烯，多乙酸乙烯酯，丙烯酸树脂等。希望第二衬底548具有 大约为2 30W/mK的高导热性以便使集成电路散热。
如图7A所示，构造绝缘层549以覆盖隔离绝缘膜542。散布了 软磁材料制成的微粒551的绝缘体550被用于绝缘层549。对于绝缘 体550，可以使用例如聚酰亚胺，环氧树脂，丙烯或聚酰胺这样的有 机树脂。除有机树脂外，还可以使用无机树脂，例如硅氧烷树脂等。 用硅氧烷树脂、至少含有氢的有机基团(例如烃基或芳烃)作为取代 基。另外，氟基可以用作取代基。同样，至少包含氢和氟基的有机基 团可以用作取代基。
作为用于微粒551的软磁材料，可以使用例如Fe， Co， M或包 含这些元素的合金，另外，还可以使用3Y203*5Fe203 ( YIG ) ， Fe203， Fe-Si-Al合金，Fe-Cr合金，FeP合金，或其中Ni或Ni-Fe合金中添 加了 Mo， Cu, Cr和Nb中的一种或多种的坡莫合金。另外，例如 Mn-Zn铁氧体这样的软铁氧体可以作用软磁材料。
优选根据软磁材料能够调整微粒551的浓度和比表面以便使用。 软磁材料的浓度高时，会由于绝缘层549的电阻的降低而产生涡流导 致的磁通量损失，因此难以增大感应系数。相反，即使在软磁材料的 浓度很低时，整个绝缘层549的磁导率也太低并因此难以增大天线541 的感应系数。因为微粒551的比表面过小时，微粒551的直径太大， 所以难以在构成天线541的一部分的导线之间均匀散布微粒551。相 反，微粒551的比表面过大时，微粒551很容易聚集。这种情况下，也难以在导线之间均匀散布微粒551 。将Fe203作为软磁材料使用时， 可以构造绝缘层549，使得微粒551的比表面为S0 300mVg，其浓度 为40~50%摩尔比。
然后，在绝缘层549上应用粘合剂552然后附着覆盖材料553。 覆盖材料553可以由与第二衬底548相同的材料构成。粘合剂552的 厚度可以是例如10 ~ 200jam。
可以将覆盖材料553附着到绝缘层549的材料被用于粘合剂552。 作为粘合剂552的例子，可以使用各种类型的固化粘合剂，包括反应 固化粘合剂，热固化粘合剂，例如紫外线固化粘合剂这样的光固化粘 合剂，和厌氧性粘合剂等。
在本实施例模式中，覆盖材料553通过粘合剂552附着到绝缘层 549，但本发明不限于此结构。可以通过使用树脂将绝缘层549直接附 着到覆盖材料553上，该树脂是作为适用于绝缘层549中含有的绝缘 体550的粘合剂使用的。
如图7B所示，本实施例模式示出使用覆盖材料553的示例，但 本发明不限于此结构。例如，在图7A中示出的步骤可以是完成ID芯 片制造的最后步骤。
经过上述步骤，ID芯片制造完毕。通过该制造方法，可以在第 二衬底548与覆盖材料553之间构造极薄的集成电路，该集成电路总 厚度为0.3>tm~3iLim，典型为2jim。除半导体元件本身的层之外，集 成电路层包括各种构造在粘合剂547与粘合剂552之间的绝缘膜和夹 层绝缘膜，但不包括天线。ID芯片中的集成电路的面积可以是 5mmx5mm( 25mm2 )或更小，优选为大约0.3mnix0.3mm( 0.09mm2) ~ 4mmx4mm (16mm2)。
ID芯片的机械强度可以通过将集成电路放置在距第二衬底548 与覆盖材料553的中心点更近的位置而增强。特别地，第二衬底548 与覆盖材料553之间的距离为d时，优选控制粘合剂547和552的厚 度，使得在集成电路的厚度方向上的中心点与第二衬底548之间的距 离x满足下面示出的公式1。<formula>formula see original document page 26</formula> [公式l
优选控制粘合剂547和552的厚度使其满足下面示出的公式2。
<formula>formula see original document page 26</formula> [公式2]
如图8所示，可以调整基膜502，第一夹层绝缘膜533，第二夹 层绝缘膜534或第三夹层绝缘膜540的厚度，使TFT岛状半导体膜与 集成电路下半部分的基膜之间的距离tunder，跟岛状半导体膜与第三夹 层绝缘膜540之间的距离t。ver相等或基本相等。通过将岛状半导体膜 放置在集成电路的中心点，可以释放作用在半导体层上的应力，并防 止其发生破裂。
在本实施例模式中，只构造了用以覆盖天线的绝缘层，但本发明 不限于此结构。可以在天线与第二衬底之间构造散布着软磁材料的绝 缘层。图17示出ID芯片的横截面，其中第三夹层绝缘膜1704构造 在第二加成绝缘膜1701上，第三夹层绝缘膜1704具有依次堆叠的两 层绝缘膜1702和1703。天线1705构造在第三夹层绝缘膜1704上。 绝缘膜1703距离天线1705比绝缘膜1702更近。在绝缘膜1703中， 散布着软磁材料微粒。因此，绝缘膜1703是图17所示的本发明的绝 缘层的等同物。在图17所示的ID芯片中，天线1705被隔离绝缘膜 1706覆盖，构造了散布着软磁材料微粒的绝缘层1707以便覆盖天线 1705和隔离绝缘膜1706。
构造隔离绝缘膜1706不是必须的。可以只在构成天线1705的一 部分的导线之间构造绝缘层1707。也可以在绝缘膜1703与天线1705 之间构造隔离绝缘膜。
如图17所示，天线的增益可以通过构造作为绝缘层使用的绝缘 膜1703而增加。
本实施例模式中示出了用于通过在第一衬底500与集成电路之间 提供分离层而将集成电路与衬底分开并通过蚀刻除去分离层的方法， 但是，依照本发明的制造ID芯片的方法不限于此。例如，可以在高 耐热性衬底与集成电路之间提供金属氧化物薄膜，并晶化金属氧化物薄膜而使其弱化，由此使集成电路与衬底分开。替换地，可以在高耐 热性村底与集成电路之间提供由含氢的无定形半导体膜构成的分离 层，可以通过激光辐射除去分离层使得集成电路可以与衬底分开。替 换地，其上构造了集成电路的高耐热性衬底可以用机械的方法除去， 或者通过使用溶液或气体的蚀刻法除去，由此使集成电路可以与衬底 分开。
将有机树脂用作与基膜502接触的粘合剂544以确保ID芯片的 挠性时，可以通过将氮化硅薄膜或氮氧化硅薄膜用作基膜502来防止 例如Na这样的碱金属或碱土金属从有机树脂扩散到半导体膜中。
将ID芯片附着到具有弯曲表面的对象(其中对象的弯曲表面是 由圆锥表面，圆柱表面等上的母线造成的)且ID芯片的第二衬底548 也弯曲时，优选4吏母线的方向与TFF 529~531的栽体的移动方向一 致。依照该结构，可以避免由于第二衬底548的弯曲而对TFF 529~ 531的特性产生不利作用。集成电路中島状半导体膜所占的面积设为 1~30%,由此甚至可以在第二村底548弯曲的情况下抑制对TFF 529 531产生的不利作用。
一般而言，很多情形中的ID芯片都使用频率为13.56MHz或 2.45GHz的无线电波。因此扩展ID芯片的多功能性极其重要，即构 造的ID芯片可以检测到这些频率的无线电波。
本实施例模式中的ID芯片有这样的优点，即与通过使用半导体 衬底构造的ID芯片相比，无线电波被更少地屏蔽，由此可以避免由 屏蔽的无线电波引起的信号衰减。因此，由于不需要半导体衬底，所 以可以大大降低ID芯片的成本。例如，将使用直径为12英寸的硅衬 底的情形与使用尺寸为730x920mm2的玻璃村底的情形进行比较。硅 衬底的面积大约为73000mm2,而玻璃村底的面积大约为672000mm2, 也就是说，玻璃衬底的面积大约比硅衬底面积大9.2倍。在面积大约 为672000mm2的玻璃衬底上，可以在不考虑用于切割衬底的边缘时构 造672000个面积为1mm2的ID芯片，这比在硅衬底上构造的ID芯 片多9.2倍。在使用尺寸为730x920mm2的玻璃衬底的情形中，需要的制造步骤较少，大规模生产ID芯片的设备投资成本可以比使用直 径为12英寸的硅衬底的情形降低1/3。另外，依照本发明，将集成电 路从玻璃衬底上分离之后，玻璃衬底可以重新使用。因此，在使用玻 璃衬底的情形中，即使将用于破损玻璃衬底或清洁玻璃村底表面的成 本考虑在内，与使用硅衬底的情形相比，仍然可以显著降低制造成本。 即使不重新使用而是废弃玻璃衬底，尺寸为730x920mn^的玻璃衬底 的成本也相当于直径为12英寸的硅衬底的一般。结果，ID芯片的成 本可以大大降低。
因此，使用尺寸为730x920mn^的玻璃村底的ID芯片成本大约 仅是使用直径为12英寸的硅衬底的ID芯片的1/30。由于期望ID芯 片作为一次性芯片使用，所以成本低得多的依照本发明的ID芯片对 于这种应用非常有效。
在本实施例模式中，示出了分离的集成电路并将其附着于挠性衬
底的示例。但是，本发明不限于此结构。例如，如果使用例如玻璃衬 底这种可以在制造集成电路的步骤中耐受热处理的耐热性衬底，那么
就不需要集成电路分离。图9A和9B都是示出通过使用玻璃衬底构造 的ID芯片的一种^=莫式的截面图。
在图9A中示出的ID芯片中，玻璃村底被用作衬底570， TFF 571 573在不分开的情况下直接构造在衬底570上。特别地，构造的 衬底570在TFF 571 ~ 573与衬底570之间没有粘合剂的情况下与基 膜574接触。图9B是附着了覆盖材料575的ID芯片的截面图。
图10A中，TFT 1401包含岛状半导体膜1402，与岛状半导体膜 1402接触的栅极绝缘膜1403和与岛状半导体膜1402重叠的栅电极 1404，栅极绝缘膜1403置于两者之间。TFT 1401被第一夹层绝缘膜 1405和第二夹层绝缘膜1406覆盖。在本实施例中，TFT1404被两层 夹层绝缘膜覆盖，即第一夹层绝缘膜1405和第二夹层绝缘膜1406。 但是，本实施例不限于此结构。TFT1401可以被单层或三层或更多层 夹层绝缘膜覆盖。
构造在第二夹层绝缘膜1406上的连线1407通过构造在第一夹层绝缘膜1405与第二夹层绝缘膜1406中的接触孔与島状半导体膜1402 相连。
天线1408被构造在第二夹层绝缘膜1406上。导电薄膜被构造在 夹层绝缘膜1406上并被构图以便构造连线1407和天线1408。通过沿 着连线1407构造天线1408，减少了制造ID芯片的步骤。
构造隔离绝缘膜1409以覆盖天线1408。另外，还构造绝缘层1410 以覆盖天线1408和隔离绝缘膜1409。注意，绝缘层1410不必需覆盖 整个天线1408,而是可以将其布置在組成天线1408的一部分的导线 之间。
图10A示出隔离绝缘层1410选择性地构造在形成天线1408的区 域的结构，但本发明不限于此结构。可以构造隔离绝缘层1410以覆盖 连线1407。注意，在这种情形中优选隔离绝缘膜1409覆盖连线1407。
下一步，将参照图IOB解释通过构图导电薄膜来构造TFT的栅 电极和天线的情形中的ID芯片结构。图IOB是依照本实施例的ID芯 片截面图。
在图10B中，TFT 1411包含岛状半导体膜1412，与岛状半导体 膜1412重叠的栅极绝缘膜1413，和与岛状半导体膜1412重叠的栅电 极1414，栅极绝缘膜1413置于其间。天线1418构造在栅极绝缘膜1413 上。导电薄膜构造在栅极绝缘膜1413上并^皮构图以便构造栅电极1414 和天线1418。通过沿着4册电极1414用相同材料构造天线1418，减少 了制造ID芯片的步骤。
构造绝缘层1420以覆盖天线1418。注意，绝缘层1420不必需覆 盖整个天线1418,可以将其布置在组成天线1418的一部分的导线之 间。
图10B示出没有构造隔离绝缘膜的结构，但本发明不限于此结 构。隔离绝缘膜可以构造在天线1418与绝缘层1420之间。
在本实施例示例中，示出了集成电路被分离并附着到已单独制备 的衬底上的示例。但是，本发明不限于此结构。例如，如果使用例如 玻璃衬底这种可以在制造集成电路的步骤中经受热处理的耐热性衬底，那么就不需要分离集成电路。
本实施例可以与实施例;漠式自由组合。 实施例2
实施例2参照图11描述例如依照本发明的ID芯片这样的半导体 器件的功能配置的一种模式。
在图11中，附图标记900表示天线，卯l表示集成电路，903表 示构造在天线900的两端之间的电容器。集成电路901包含解调电路 909，调制电路904，整流电路905，微处理器906，存储器907，和用 于给天线900提供负栽调制的开关卯8。另外，存储器卯7的个数不 限于一个；可以提供多个存储器卯7。可以使用SRAM,闪速存储器， ROM， FRAM (注册商标)等作为存储器卯7。
从读/写器作为无线电波发出的信号被天线900中的电磁感应转
换为交变电信号。在随后的步骤中，该交变电信号在解调电路909中 被解调以便发送到微处理器906。在随后的步骤中，通过使用整流电 路905中的交变电信号给微处理器卯6供应电源电压。根据微处理器 906中的输入信号执行各种算法处理。存储器907存储微处理器卯6 中j吏用的程序、数据等，并可以用作算法处理的工作地点。
日期从处理器906被发送到调制电路904。此时，调制电路904 控制开关908以便给天线900提供负载调制。读/写器最终可以通过接 收作为无线电波提供给天线卯0的负载调制从微处理器906读取数据。
图11所示的1D芯片仅是依照本发明的ID芯片的一种模式的例 证。本发明不限于此。用于发送信号的方法不限于如图ll所示的电磁 耦合式，可以4吏用电》兹感应式。
本实施例可以与实施例模式和实施例1中的至少一个自由组合。
实施例3
实施例3描迷例如本发明的ID芯片这样的半导体器件中使用的 TFT结构。的TFT的截面图。附图标记701表示 n沟道TFT， 702表示p沟道TFT。下面将详细描述n沟道TFT 701 配置的示例。
n沟道TFT701包括将被用作有源层的岛状半导体膜705。该岛 状半导体膜705包括将被用作源区和漏区的两个杂质区703，夹在两 个杂质区703之间的沟道形成区704,和夹在杂质区703与沟道形成 区704之间的两个LDD (轻掺杂漏极)区710。 n沟道TFT710进一 步包含覆盖岛状半导体膜705的栅极绝缘膜706，栅电极707和由绝 缘膜构成的两个侧壁708和709。
虽然在本实施例中，栅电极707包舍两个导电膜707a和707b， 但本发明不限于此配置。栅电极707可以包含单层导电薄膜或两层或 更多层导电薄膜。栅电极707与岛状半导体膜705的沟道形成区704 重叠，栅极绝缘膜706置于其间。侧壁708和709与岛状半导体膜705 的两个LDD区域710重叠，栅极绝缘层706置于其间。
例如，可以通过蚀刻厚度为100nm的二氧化硅薄膜来构造侧壁 708，而通过蚀刻厚度为200nm的LTO薄膜(低温氧化膜)来构造侧 壁709。在本实施例中，用于侧壁708的二氧化硅薄膜是通过等离子 体CVD法构造的，用于侧壁709的LTO薄膜是通过低温CVD法构 造的。注意，虽然二氧化硅薄膜可以含有氮，但氮原子的个数设为少 于氧原子的个数。
用栅电极707作为掩膜将n型杂质掺入烏状半导体膜705之后， 就形成了侧壁708和709, 4吏用侧壁708和709作为掩膜将n型杂质 元素掺入岛状半导体膜705,由此分别形成杂质区703和LDD区710。
P沟道TFT 702的配置与n沟道TFT 701的基本相同；但是， 只有p沟道TFT702的岛状半导体膜711的结构不同。该岛状半导体 膜711没有LDD区，而是包含两个杂质区712和夹在杂质区之间的 沟道形成区713。杂质区712掺杂了 p型杂质。虽然图12A图解了p 沟道TFT 702没有LDD区的示例，但本发明不限于此配置。P沟道 TFT 702可以包含LDD区。图12B示出图12A所示的每个TFT具有一对侧壁的情形。如图 12B所示的n沟道TFT 721和p沟道TFT 722分别包含一对侧壁728 和729。侧壁728和729可以通过例如蚀刻厚度为100nm的二氧化珪 薄膜来构造。在本实施例中，用于侧壁728和79的二氧化硅薄膜是通 过等离子体CVD法构造的。二氧化硅薄膜可以含有氮；但是，氮原 子的个数设为少于氧原子的个数。
图12C示出底部栅极TFT结构。附图标记741表示n沟道TFT， 742表示p沟道TFT。下面将作为示例解释n沟道TFT 741。
在图12C中，n沟道TFT741包含岛状半导体膜745。该烏状半 导体膜包含用作源区和漏区的两个杂质区743，夹在杂质区743中间 的沟道形成区744,和夹在两个杂质区743与沟道形成区744之间的 两个LDD (轻掺杂漏极)区750。 n沟道TFT 741进一步包含栅极绝 缘膜746，栅电极747和由绝缘膜构成的保护膜748。
栅电极747与岛状半导体膜745的沟道形成区744重叠，栅极绝 缘膜746置于其间。栅极绝缘膜746是在构造栅电极747之后构造的， 岛状半导体膜745是在构造栅极绝缘膜746之后构造的。保护膜748 与栅极绝缘膜746重叠，沟道形成区744置于其间。
沟道保护膜748可以通过例如蚀刻厚度为100nm的二氧化硅薄 膜来构造。在本实施例中，二氧化硅薄膜是作为沟道保护膜748通过 等离子体CVD法构造的。注意，该二氧化硅薄膜可以含氮；但是， 氮原子的个数设为少于氧原子的个数。
利用抗蚀剂制成的掩膜将n型杂质掺入岛状半导体膜745之后， 就构造了沟道保护膜748，通过利用沟道保护膜748作为掩膜将n型 杂质掺入岛状半导体膜745，由此可以分别构造杂质区743和LDD区 750。
虽然p沟道TFT 742的结构与n沟道TFT 741的基本相同，但 只有p沟道TFT 742的岛状半导体膜751的结构不同。岛状半导体膜 751不包含LDD区，但包含两个杂质区752和夹在两个杂质区752之 间的沟道形成区753。杂质区752中掺杂了 p型杂质。虽然图12C示出p沟道TFT 742不包舍LDD区的示例，但本发明不限于此结构。P 沟道TFT 742可以包含LDD区。另外，n沟道TFT 741不必需包含 LDD区。
本实施例可以与实施例模式、实施例l和2中的至少一个自由组合。
实施例4
在本实施例中，将描述使用大型衬底制造多个例如ID芯片这样 的半导体器件的方法。
集成电路401和天线402构造在耐热衬底上。其后，如图13A所 示，集成电路401和天线402都与耐热村底分离并通过粘合剂404附 着到已单独制备的衬底403。虽然图13A示出一组集成电路401和天 线402附着到衬底403的模式，但本发明不限于此配置。替换地，相 互连接的多组集成电路401和天线402可以同时与耐热衬底分离并附 着到村底403上。
如图13B所示，覆盖材料405被附着到衬底403，使得集成电路 401与天线402夹在其间。此时，将粘合剂406应用在衬底403上以 便覆盖集成电路401和天线402。通过将覆盖材料405附着到衬底403， 获得了如图13c所示的状态。注意，为了清晰地示出集成电路401和 天线402的位置，图13C图解了集成电路401和天线402以便可以穿 过覆盖材料405看到它们。
如图13D所示，通过切割或划片使一组集成电路401和天线402 与其它组的集成电路401和天线402分离，由此完成ID芯片或IC卡 407的制造。
注意，使用玻璃衬底的ID芯片可以称为IDG芯片(玻璃识别芯 片)，而使用挠性材料的ID芯片可以称为IDF芯片(挠性识别芯片)。 本实施例可以与实施例模式、实施例1~3中的至少一个自由组合。实施例5
实施例5描述分离构造在一个衬底上的多个集成电路时形成的凹 槽的形状。图14A是其上形成了凹槽601的衬底603的顶视图。图14B 是沿图14A中A A，线的截面图。
集成电路602构造在分离层604上，该分离层构造在衬底603 上。凹槽601形成在薄膜集成电路602之间，其深度足以暴露分离层 604。在本实施例中，多个薄膜集成电路602是通过凹槽601被不完全 但部分地隔离的。
下一步，图14C和14D都示出将蚀刻气体通入图14A和14B所 示的凹槽601中并通过蚀刻除去分离层604的模式。图14C与其上形 成了凹槽601的衬底603的顶-f见图相对应。图14D与沿图14C的A~ A，线的截面图相对应。假设将分离层604从凹槽601蚀刻到虛线605 表示的区域。如图14C和14D所示，多个薄膜集成电路602是通过凹 槽601被不完全但部分地隔离的，它们部分地相互连接。因此，可以 在蚀刻分离层604后失去支撑时避免每个薄膜集成电路602移动。
形成图14C和14D所示的模式之后，通过使用单独制备且附着 有粘合剂的带、村底等将集成电路602与衬底分离603。在已经与衬 底603分离的多个薄膜集成电路602相互分开之前或之后将其附着到 已经单独制备的另一个衬底上。
本实施例描述制造例如ID芯片这样的半导体器件的制造方法。 依照本发明的ID芯片的制造方法不限于本实施例中描述的结构。
本实施例可以与实施例才莫式、实施例1~4中的至少一个自由组合。
实施例6
用挠性衬底构造例如本发明的ID芯片这样的半导体器件时，适 于将ID芯片附着到具有挠性或弯曲表面的对象上。当例如ROM这样 不能重写的存储器构造在包含在本发明的ID芯片中的集成电路内时， 可以防止伪造附着了 ID芯片的对象。例如，将本发明的ID芯片应用于其商品价值很大程度上取决于产区和制造商的食物，有利于以低成 本防止贴错产区和制造商的标签。
特别地，本发明的ID芯片可以作为附着于标签的ID芯片使用， 该标签是带有关于对象的信息的标签，例如行李标签，价格标签和名 称标签。同样，本发明的ID芯片本身还可以作为标签使用。例如，ID 芯片可以附着于与证明事实的文件相应的证件，例如户口簿，居住证 明，护照，执照，身份证，会员卡，公证证明，信誉卡，现金卡，预 付卡，咨询卡和月票卡。另外，例如，ID芯片可以附着到与显示私法 中的财产权的证明相应的公文上，例如帐单，支票，运费票据，货单， 仓库单，证券，债券，礼券和抵押契约。
图15A示出附着了本发明的ID芯片1302的支票1301的示例。 虽然在图15A中，ID芯片130附着在支票1301的内部，但可以使其 暴露在支票的表面上。在使用玻璃衬底情形中的本发明的ID芯片有 一个优点，即，如果将ID芯片附着于挠性支票1301，它不会被应力 折断。
图15B是附着了本发明的ID芯片1303的护照1304的示例。虽 然图15中ID芯片1303附着于护照1304的首页，但它也可以附着与 护照的另一页。在使用玻璃衬底情形中的本发明的ID芯片有一个优 点，即，如果将其附着于挠性护照1304，它不会被应力折断。
图15C示出附着了本发明的ID芯片1305的礼券1306的示例。 ID芯片1305可以附着到礼券1306的内部或其表面以便使其暴露。在 使用玻璃衬底情形中的本发明的ID芯片有一个优点，即，如果将其 附着于挠性礼券1306，它不会被应力折断。
使用带有TFT的集成电路的ID芯片价格低廉,而且薄，因此， 本发明的ID芯片适于最终被消费者丟弃的ID芯片。特别地，将ID 芯片应用于单价中几日元~几十日元的差异明显影响销售的产品时， 具有价格低廉而薄的本发明的ID芯片的包装材料是非常有利的。包 装材料相当于可以或已经定形以便包装对象的支撑介质，例如塑料包 装，塑料瓶，托盘和胶嚢。图16A中示出了用附着了本发明的ID芯片1307的包装材料1308 包装出售的盒装食物1309的状态。通过将产品的价格等存储在ID芯 片1307中，盒装食物1309的价格可以被具有读/写器功能的寄存器累 计。另外，很容易实现产品的过期日期和存货清单的管理。
例如，可以将本发明的ID芯片附着于产品标签，由此管理产品 的分配工序。
如图16B所示，本发明的ID芯片1311被附着于例如背面带有粘 性的产品标签1310这样的支撑介质。附着了 ID芯片1311的产品标 签被粘贴到产品1312上。可以从附着到标签1310的ID芯片1311无 线读取关于产品1312的识别信息。因此，对产品的分配工序的管理因 为ID芯片1311而变得更加容易。使用玻璃村底情形中的本发明的ID 芯片有一个优点，即，如果使用挠性标签1310， ID芯片不会因应力 而折断。因此，使用本发明的ID芯片的标签1310适用于附着到表面 弯曲的对象上。
在使用可以从中读取信息的非易失性存储器的情形中，由于集成 电路的存储器包含在ID芯片1311中，所以关于产品1312的分配工 序的信息可以被存储。在产品的生产阶段存储的关于工序的信息可以 使批发商，零售商和消费者轻易获取关于产品产区，制造商，生产曰 期，处理方法等的信息。
本实施例可以与实施例模式和实施例1~5中的至少一个自由结合。
本申请是基于2004年3月12日向日本专利局申请的日本优先权 申请No.2004~ 070788的，该申请的全部内容以参考的方式并入此处。
权利要求
1.一种半导体器件，包括挠性衬底，包含纸或塑料衬底，包含薄膜晶体管的集成电路，具有导线的天线，和与导线的一侧接触的绝缘膜，其中，所述集成电路和所述天线形成在所述挠性衬底上方以便相互电连接，以及所述绝缘膜包含选自由聚酰亚胺，环氧树脂，丙烯和聚酰胺构成的组中的有机树脂。
2. —种半导体器件，包括 挠性衬底，包含纸或塑料衬底， 包含薄膜晶体管的集成电路，具有导线的天线，和 与导线的一侧接触的绝缘膜，其中，所述集成电路和所述天线形成在所述挠性衬底上方以便相 互电连接，覆盖材料形成在所述集成电路和所述天线的上方，以及 所迷绝缘膜包含选自由聚酰亚胺，环氧树脂，丙烯和聚酰胺构成 的组中的有机树脂。
3. —种半导体器件，包括 挠性衬底，包含纸或塑料衬底， 包含薄膜晶体管的集成电路，具有导线的天线，和 与导线的一侧接触的第一绝缘膜， 其中，粘合剂形成在所述挠性衬底上方， 第二绝缘膜形成在所述粘合剂上方，所述集成电路和所述天线形成在所述第二绝缘膜上方以便相互电连接，以及所述绝缘膜包含选自由聚酰亚胺，环氧树脂，丙烯和聚酰胺构成 的组中的有机树脂。
4. 根据权利要求1或权利要求2的半导体器件，其中，软磁材 料的微粒包含在所述绝缘膜中。
5. 根据权利要求3的半导体器件，其中，所述第一绝缘膜中包 含软磁材料的微粒。
6. 根据权利要求5的半导体器件，其中，所述软磁材料是Fe; Co; Ni;至少包含Fe， Co，和Ni中之一的合金。
7. 根据权利要求5的半导体器件，其中，所述软磁材料是 3Y203'5Fe203 ( YIG ) ; Fe203; Fe-Si-Al合金；Fe-Cr合金；FeP合 金；Ni或Ni-Fe合金,皮添加了 Mo， Cu， Cr和Nb中至少之一的坡莫 合金。
8. 根据权利要求5的半导体器件，其中，所述软磁材料是软铁氧体。
9. 根据权利要求5的半导体器件，其中，所述软铁氧体是Mn-Zii 铁氧体。
全文摘要
一种半导体器件，例如本发明的ID芯片，包括使用半导体元件的集成电路，和与集成电路相连的天线，其中半导体元件是通过使用半导体膜构造的。优选机将天线与集成电路构造在一起，因为这样可以增强ID芯片的机械强度。注意，本发明中使用的天线还包括环绕或螺旋缠绕的导线和布置在导线之间的软磁材料微粒。
文档编号G06K19/07GK101615619SQ200910141718
公开日2009年12月30日 申请日期2005年3月9日 优先权日2004年3月12日
发明者山崎舜平, 荒尾达也 申请人:株式会社半导体能源研究所