用于控制高速双向通讯之系统的利记博彩app

专利名称：用于控制高速双向通讯之系统的利记博彩app
技术领域：
本发明系关于通讯链路(communicationlink)，且详言之，系关于经 由双向链路(bidirectional link)控制主装置(master device)和从装置(slave device)之间之通讯。
背景技术：
许多系统使用习知的高速双向信号方案(signaling scheme),其中控 制经由信道发送的信号之振幅和相位之工作可均等划分于通讯链路之 各端之间。于此种系统中，链路之控制可以是对称的，使得于链路之 各端之发送器和接收器可包含非常相似之功能。
此种系统的例子可以是存储器系统，其中可以有复杂的主装置(例 如，存储器控制器)和较简单的从装置(譬如存储器装置)。当传输至从 装置时双向装置传输将对应于写入数据，而当从从装置传输时双向装 置传输将对应于读取数据。
欲让传输以高数据率产生，可在双向数据总线之各端的接收器中 实作时钟相位恢复功能(clock phase recover function)。对于具有明显高 频损失或反射之信道，可将信道等化以防止数据眼闭合(data eye closure) 受到符号间干扰(inter-symbol interference; ISI)之影响。此外，具有高 数据传输率之链路可能有明显可能性之位错误发生。因此，典型地实 作错误侦测机构。如上所述，这些功能可在链路之二端以习知之方式 实作。然而，希望简化从装置同时维持控制行进于二个方向的数据波 形之模拟性质。

发明内容
本说明书揭示用于控制主装置和从装置之间之高速双向通讯之系 统和方法之各种实施例。于一个实施例中，该系统包含例如存储器装 置的从装置，例如，该从装置连接于譬如存储器控制器之主装置。该主装置可配置为控制该主装置和该从装置之间的数据传输。主装置可
配置为提供一个或多个时钟信号(clocksignal)至从装置，且于初始化模 式期间，该主装置可修正该一个或多个时钟信号的相位调准(phase alignments再者，主装置可根据接收自该从装置的信息而随后修正从 该主装置传送来的数据的相位调准。
于一个特定的实作中，主装置包含接收器相位调整电路，该接收 器相位调整电路于由该主装置所执行之各读取操作期间可取决于接收 自该从装置的数据而适当地修正该主装置的接收器采样时钟的相位调 准。
于另一个特定的实作中，于正常操作期间，该主装置可取决于接 收自该从装置的计算的数据错误率而适当地修正由该主装置经由多个 双向数据路径所传送的数据的相位调准。例如，主装置可传送预定的 图样(pattern)至从装置并调整朝一个方向之传送数据的相位调准，直到 完成实质50^计算的转变错误率(transitionerrormte)为止。此外，主装 置可随后以实质相等于数据位周期(databitperiod)之一半之量，其可对 应于各数据位之中间，调整朝另一个方向之传送数据的相位调准。


图1包含双向数据传输之非对称控制之系统之一个实施例的方 块图。
图2为显示图1之从装置的一个实施例的更详细态样之图标。 图3为说明图1和图2中所示之实施例之操作的流程图。 图4为图1之系统之特定实施例的方块图。
图5为显示图4中所示存储器模块之例示脚位输出图(pin out diagrarrO之图。
虽然本发明容许作各种之修饰和替代形式，但在此系由图式中之 范例显示及详细说明本发明之特定实施例。然而，应暸解到此处特定 实施例之图式及详细说明并不欲用来限制本发明为所揭示之特定形 式，反之，本发明将涵盖所有落于如所附申请专利范围内所界定之本 发明之精神和范围内之修饰、等效和替代内容。应注意的是，单字"可 以[may]"系以非强制的意义[亦即，具有潜在性(potential to)]，能够(beingableto)，而非以强制的意义[亦即必须(must)]而使用于整个本申请案。
具体实施例方式
兹参照图1，显示包含双向数据传输之非对称控制之系统之一个实 施例的方块图。系统IO包含经由多个信号路径和连接器150连接至从 装置IIOA至110n之主控制器100。如所示，信号路径包含双向(bidr) 数据路径114、命令路径116、和循环冗余码(cyclic redundancy code; CRC)信息路径112、和时钟]18。应注意的是从装置110n意味着说明 可使用任何数目之从装置。亦应注意的是包含具有数目和字母之参考 指示之组件可仅用数字参考。例如，从装置110A于适当时可称之为从 装置110。
于例示的实施例中，主控制器100包括控制单元10，该控制单元 101连接到传送单元102、接收单元104、和时钟单元106。于一个实 作中，系统10可以是存储器子系统之例子。如此情况，例如，主控制 器100可以是存储器控制器而从装置110A至110n可以是譬如于存储 器装置的动态随机存取存储器(DRAM)族中之存储器装置。如此情况， 连接器150可以是"指状(finger)"连接器，如可发现在包含了譬如从装 置110之多个存储器装置的存储器模块上。然而，应注意的是， 一般 而言，系统10可表示使用双向数据路径之任何类型之系统。
于一个实施例中，命令路径116可经由单端信号路径输送地址和 控制信息。双向数据路径114可经由双向单端信号路径于二个方向输 送数据。双向数据路径114可包含许多的8位(字节宽)数据路径。例如， 全部数据路径可以是64位宽，但是全部数据路径可以分成字节大小 (byte-sized)的部分。应注意的是全部数据路径可包含任何数目的数据 位，并被分成不同的大小部分。CRC路径112可经由单向的单端信号 路径输送CRC信息从从装置110至主控制器100。于一个实施例中， CRC路径112可包含二个信号路径以输送二个CRC位但可使用任何数 目之信号路径和位。此外，时钟路径118可输送时钟信号0、 1、 2和3 至个从装置110。于一个实作中，时钟信号0、 1、 2和3之每一个可输 送作为不同的信号对。
于高数据率时从装置110或主控制器100接收位错误的或然率是显著的。因此，可能需要用错误侦测码来保护传输，该错误侦测码将 积极地侦测在受保护的区块内的多个位错误。于一个实施例中，CRC 码可用来保护此种多位错误侦测。详言之，如图2中所示，欲简化于
从装置中之逻辑并报告错误于主控制器100，从装置110根据其所正产 生或其所正接收的数据之其中任一种情况而计算CRC。因此，欲将CRC 信息传输回主控制器100可使用一个或多个单向CRC信号路径112。 如图2中所示，CRC产生单元119A根据其内部数据计算CRC，并将 该CRC数据送回到主控制器100。当于链路上朝任一方向侦测到错误 时，主控制器100可藉由重试该操作而更正错误。
于一个实施例中，可计算CRC信息并与数据并行从从装置110传 输至主控制器100，而使得CRC到达主控制器100时可与其正在保护 的数据块同时取得。于一个实施例中，藉由于写入至读出(write-to-read) 和读出至写入(read-to-write)转变期间引入延迟于数据路径中而可减缓 与计算CRC相关联之延迟。
如上所述，许多习知的系统藉由实作譬如时钟相位恢复、信道等 化、错误侦测(例如，于双方通讯装置中)之控制功能而控制高速双向通 讯。然而，如下更详细之说明，可以简化从装置110。就此而论，主控 制器100可包含控制功能，其可动态地及适当地调整所传送之写入数 据之信号特性(例如，相位等)以使从装置110能够根据从从装置110所 接收的信息正确地读取数据。此外，主控制器100可调整其内部接收 器特性以致能(enable)主控制器100以接收由从装置110所发送的数据。 再者，主控制器100可调整被提供至从装置110的时钟信号118的相 位，以致能将被正确地采样之地址和命令信息。
更详言之，对于总线中不同的信号于传输路径中于高数据率延迟 之不确定性可能需要对该等信号的接收器之采样时钟的每位相位调 整。欲避免使用此从装置110中之电路系统，主控制器100可调整其 传输时钟和数据信号的相位，以避免于此从装置中之复杂相移电路。 因此，控制单元101可根据从从装置110接收的数据而计算相位信息， 该从装置110可用来调整在主控制器100内不同的时钟缘(clock edge) 的相位。例如，响应于如CRC数据和读取数据之此种信息，控制单元 101可分别控制在传送单元102、接收单元104、和时钟单元106内的相位追踪和调整电路103、 105、和107。
参照图2，显示图1之从装置的一个实施例之更详细态样的图。应 注意的是，从装置IIOA可代表图1中之任何的从装置。图3之从装置 110A包含连接到接收地址和命令信号116之核心逻辑255。从装置 11 OA亦包括连接以接收双向数据路径114之其中 一个信号路径和VRef 信号的数据输入缓冲器209。缓冲器209之写入数据输出系连接至正反 器(flip-flop; FF)208之输入。FF 208之输出系连接至CRC单元119A 之输入和至储存器120A。来自储存器120A之读取数据输出信号系连 接至FF 206之输入。FF 206之输出系连接至数据输出缓冲器210，该 缓冲器210系连接至双向数据路径114之相同的信号路径。读取数据 输出信号亦连接至CRC单元119A之输入。
CRC单元119A之输出系连接至2输入多任务器(two input multiplexer)250之其中一个输入。多任务器250之输出系连接至FF 205 之输入。FF 205之输出系连接至输出缓冲器211而该输出缓冲器211 连接至CRC之一个信号路径和信号路径112。至多任务器250的另一 个输入是读取数据的数据字节。CRC信号路径可与读取数据多任务处 理。多任务器输入选择系由从核心逻辑255提供。应注意的是，虽然 显示仅有一个信号路径以及因此一个位的数据，但是取决于各从装置 操作的数据位之数目，可有任何数目的数据信号路径。例如，于从装 置为DRAM装置的实施例中，可有4个、8个、16个、等等的数据路 径信号至各装置。
于例示之实施例中，时钟118提供至输入缓冲器219，作为于 1.6GHz时之差动信号(differential signal),但考量到可以使用其它的频 率。缓冲器219之输出为连接到FF 218之输入之单端时钟信号。FF 218 之输出经由反相器217连接回至FF218之输入，因此FF218将1.6GHz 的时钟除以2。 FF 218之800 MHz之输出亦用以提供时钟给在从核心 逻辑255内之电路。FF 218之清除输入(clear i叩ut)连接至从核心逻辑 255并指定为"训练重设(training reset)"。如所示，FF205、 FF206、 FF 208、和FF218系各由1.6GHz之时钟来提供时钟。再者，FF 205、 FF 206、和FF 208显示为双缘(dualedge)正反器，表示他们配置为在输入 时钟信号之前缘(leading edge)和后缘(trailing edge)锁存(latch)'D，输入。因此，读取数据、写入数据、和CRC信息可于3.2GHz于其个别的数
据路径输送。
于一个实施例中，当接收到写入数据时，该写入数据由FF 208锁 存并储存于储存器120A。于不同的实施例中，储存器120A可表示可 储存数据之任何类型的储存器。例如，于一个实作中，储存器120A可 包含配置成列和行之存储器储存数组，该存储器储存数组包含对应之 感测放大器(譬如可在典型的DRAM装置中看到)。可根据于地址命令 信号路径116接收之地址和命令而存取储存器数组之特定的列和行。 此外，储存器120A可包含一个或多个独立的可存取缓存器，亦可根据 于地址命令信号路径116接收之地址和命令而存取该等缓存器。
如上所述，CRC信息从从装置110经由多任务器250传输至主控 制器100。如图2中所示，CRC信号路径112于部分的读取数据周期 期间可输送数据字节数据。详言之，于一个实施例中，二个CRC信号 路径可保护8个数据路径。于从从装置110至主控制器100之传输中， 可不建立数据块中数据之更正， 一直到己接收了所有的数据块和CRC 为止。然而，此增加了对于数据块的第一部分之潜伏期(latency)，该数 据块第一部分可以是对于系统中前进传输之重要字组(critical word)。
因此，于一个实施例中，可藉由包含附加的线内(in-line)错误码而 额外地保护重要字组。例如，可藉由于读取数据块之开始处重复重要 字组(例如，字节O)而实作附加的错误侦测信息。藉由送出重要字组二 次，主控制器100可确认二个副本之间之各位是相同的，并实质地降 低对于重要字组之错误率，因此允许重要字组于已接收用于该区块之 完整的CRC之前被视为有效。在另一种方法中，在读取操作期间，从 装置110于读取数据块之首二个拍(beat)或位时间期间可送出该重要字 组。于一个实施例中，为允许用于重要第一数据字组之二个副本的空 间，其中一个数据字节(例如，数据字节3)可于读取数据块之首四个拍 期间输出于CRC路径。应注意的是，从CRC取得适当的错误覆盖(error coverage)而最小化于总线效率的冲击，数据可群集在经CRC计算过的 数据块中。
下列将结合图3而作更详细之说明。于操作期间，主控制器100 可动态地和适当地调整所传送之写入数据之信号特性(例如，相位等)和其内部接收器特性，并调整提供至从装置110之时钟信号118的相
位。尤其是，如上所述，接收单元104包含采样时钟相位调整电路105， 该采样时钟相位调整电路105可包含二元相位侦测器(bang-bang phase detector)(未图标)。就此而言，每当主控制器IOO正接收来自从装置110 的数据时，接收单元104可使用该二元相位侦测器来调整其自己的局 部采样时钟相位以较佳地接收由该从装置110所传送的数据。此外， 主控制器100包含时钟相位调整逻辑107，该时钟相位调整逻辑107 可用来调整各时钟信号120的相位。例如，譬如于电源开启重设期间 之初始化处理期间，主控制器100可调整各时钟信号118的相位以致 能各从装置以正确地采样地址和命令信号116。再者，主控制器100包 含传送数据相位调整逻辑103，该传送数据相位调整逻辑103可用来调 整传输至从装置IIOA之写入数据的相位。于初始化期间和以预定的时 距的操作期间，主控制器IOO可调整传送的数据相位以致能从装置110 以较佳地接收该写入数据。
图3为说明图1和图2中所示实施例之操作的流程图。如上所述， 主控制器100可配置为适当地修正其时钟、传送、和接收特性，而使 得该主控制器100可以传送由该从装置正确地接收的数据，并且该主 控制器100可正确地接收由该从装置所发送的数据。
图4为描绘图1中之系统之一个实作的图。如所示，系统10为包 含连接于双列直插式存储器模块(dual in-line memory module; DIMM)410之存储器控制器100之存储器子系统。因此，存储器控制 器100为图1中所示主控制器100的代表，以及DIMM 410包含多个 DRAM装置IIOA，该DRAM装置IIOA为图1中从装置110之代表。
于例示实施例中，图1之时钟信号120描绘为MCLK 0至MCLK 3。 此外，如上所说明，MCLK 1系连接至首五个DRAM装置IIO，而MCLK 0系连接至次四个DRAM装置110。同样情况，MCLK 2和MCLK 3 系连接至次五个和四个DRAM装置。于例示实施例中，地址/命令116 信号路径系平行连接至DRAM装置110，但是从DIMM之一端至另一 端。因此地址/命令信号之此特殊通路(routing)导致DRAM装置与 DRAM装置之间的信号偏斜(skew)，尤其是他们进一步的间隔的情况 下。由下列之更详细说明，提供至一群DRAM装置110之各时钟可以不受彼此时钟的支配而做相位调整。
共同地参照图1至图4，并从图3之方块300开始，于重设或开启 电源状况后(方块300)，主控制器100可独立地调准各时钟信号，而使 得各从装置可正确地锁存地址和命令信息(方块305)。详言之，于一个 实施例中，各时钟信号(例如，时钟O、时钟l、时钟2等)可被安排至 一个或多个个别的从装置110的路径，而使得连接至共同时钟之从装 置可以有相似的时钟偏斜。此外，如图4中所示，地址/命令信号路径 116被平行安排至所有的从装置的路径，并从DIMM 410之一端至另一 端。就此而言，于具有一个时钟(例如，MCLK l)之一个从装置(例如 110A)之地址/命令信号时序可明显与具有不同时钟(例如，MCLK 2)之 另一个从装置(例如110n)之地址/命令信号时序明显不同。然而，地址/ 命令信号偏斜对于连接至共同时钟之从装置可足够的接近，而使得可 调整共同时钟的相位以允许共同时钟所连接至之所有的从装置正确地 获得地址/命令信号。
因此，于一个实施例中，为了调准时钟118，各从装置110可具有 储存于储存器120A内之预定的值。此值可藉由送出特定的地址或命令 至从装置(例如IIOA)而被存取，该从装置可导致所储存之值从从装置 IIO发送至主控制器100。若从装置IIOA之时钟除法器电路(例如，FF 218)正在正确地采样输入时钟(方块310)，则主控制器100可读回储存 在储存器120A内的正确值。然而，欲获得良好的初始边限(margin)， 时钟相位调整电路107可扫描(sweep)时钟相位经过二个周期。于一个 实施例中，控制单元101可提供数字信号至相位调整电路107以调整 时钟相位(方块310)。于调整时钟相位期间，可持续地检核读取数据而 控制单元101可判定时钟相位调整的哪个范围产生最正确的结果，以 及从装置110A是否锁定于主装置时钟(方块315)。有可能一个或多个 从装置除法器(FF218)在错误波缘处获得1.6GHz的时钟。于此种情况， 子逻辑255可提供训练重设信号至FF 218(方块320)。一旦各从装置110 被锁定于其个别的主装置时钟(方块315)，则操作进行至(方块325)，于 此主控制器100的接收单元104可被训练以正确地接收从从装置110 来的读取数据。
应注意的是于一个实作中，于相位调准训练期间，数据可被写入和储存至从装置IIO。然而，于一些实施例中，可能不希望提供特别的
缓存器仅用于训练期间。这对于DRAM装置而言特别真实。就此而言， DRAM装置的感测放大器于训练期间可用为暂用储存(scratch pad storage)。详言之，当从给定的存储器单元读取位值时，储存于单元中 之电荷可传送至感测放大器并接着被读取。然而，可能不需要将该数 据写回至个别的储存单元中。
相位调整电路105可调整采样时钟相位以正确地接收该读取数据 和CRC数据。于一个实施例中，控制单元101可包含电路以判定是否 接收单元104最佳地锁住该读取数据。若接收单元104未最佳地锁住 该读取数据(方块330)，则控制单元101可提供控制信号至相位调整电 路105。详言之，于一个实施例中，二个采样可由CRC数据和使用于 相位侦测和调整电路105内之二元相位侦测器之读取数据制成。 一个 采样可制成于数据之中央，而一个采样可制成于数据之边缘。从这些 采样之结果，控制单元101可判定采样是否取得太早、太晚或在中间 位置。根据判断的结果，控制单元101可调整接收相位调整电路105 的相位(方块335)。若接收单元104被锁至读取数据(方块330)，则操作 进行至方块340，于方块340可训练传送单元102写入从装置能读取的 数据。应注意的是于正常操作期间每当接收读取数据时，可连续地训 练接收单元104。
当主控制器100判定接收单元104被锁定于该读取数据和CRC数 据(方块330)时，则主控制器100尝试训练传送单元102发送该从装置 IIO能正确地接收的数据。详言之，主控制器100发送写入数据训练图 样至从装置IIO(方块340)。于一个实作中，训练图样可包含许多0至 1和1至0的转变。控制单元101可判定是否从装置被锁定于写入数据。 若控制单元101判定从装置未锁定于写入数据(方块345)，则控制单元 101可调整写入数据的相位。于一个实施例中，可将写入数据相位调整 得够远，以导致该写入数据以转变位(例如，0至1转变)将近50%的错 误率被从装置110不正确地锁存和储存，如于读取数据所看到者(方块 350)。 50%的转变错误率可表示写入数据在接近波缘处正被采样。然后 写入数据相位可调整回0.5个数据位时间。如此作法将导致FF 208采 样数据大概接近各数据位之中央。对于用于各从装置110之各数据信号路径可施行此处理。若主控制器100判定从装置110被锁定于该数
据，则系统10可开始正常操作(方块355)。
进行至方块360，在系统IO之正常操作期间，由于晶粒之此种温 度差异，因此各种时钟和数据相位可能漂移。如上面所提及的，只要 有发生读取和数据正被传输于数据路径，则可藉由主控制器100连续 地检核读取数据相位调准。然而，于总线流量(bus traffic)中大的间隙 (gap)可允许相位漂移而不被侦测。就此而言，控制单元101可藉由测 量训练顺序之间的经过时间而于预定的时距训练写入数据相位(方块 365)。若写入数据相位的训练之间之经过时间超过限制值(方块370)， 则控制单元101藉由写入具有许多转变之该写入数据训练图样(方块 375)并调整写入数据相位(方块385)同时如上述于方块340至350寻找 将近50%的转变错误率，而如上述来训练写入数据相位。若控制单元 101判定从装置110被锁定于写入数据(方块380)，则系统10继续正常 操作。
参照图5，显示图4所示之存储器模块之一个实施例之例示脚位之 图。于图4屮所示之实施例中，存储器模块为DIMM。典型地，DIMM 包含具有通常滑入插座(socket)之指状连接器之电路板。指状连接器具 有金属垫，该金属垫与插座中之装有弹簧的接点配对。各种信号被安 排从指状连接器至DRAM装置的路径。欲获得具有所希望之信号品质 之时钟信号，该时钟信号系位于指状连接器之端部，如脚位图中所示。
虽然 已相当详细地说明了诸实施例，但是对于熟悉此项技术者而 言一旦完全明了上述揭露之说明后，则对于许多的变化和修改将变得 很明显。下列之申请专利范围系意欲包含所有的此等变化和修改。
权利要求
1. 一种系统(10)，包括从装置(110A)；以及主装置(100)，该主装置连接于该从装置，并配置为控制该主装置和该从装置之间的数据传输，其中，该主装置配置为提供一个或多个时钟信号(118)至该从装置；其中，在初始化模式期间，该主装置进一步配置为修正该一个或多个时钟信号的相位调准，并且根据接收自该从装置的信息而随后修正从该主装置传送来的数据的相位调准。
2. 如权利要求1所述的系统，其中，接收自该从装置的该信息包含经由一个或多个单向循环冗余码(CRC)数据路径(112)发送的CRC信 息，其中，该CRC信息对应于由该主装置经由多个双向数据路径(114) 所发送的数据。
3. 如前述权利要求中任意一项所述的系统，其中，该主装置包含 接收器相位调整电路(104)，该接收器相位调整电路配置为取决于该 CRC信息而适当地修正该主装置的接收器采样时钟的相位调准。
4. 如权利要求1所述的系统，其中，该主装置包含接收器相位调 整电路(104)，该接收器相位调整电路配置为在该主装置执行每个读取 操作期间取决于接收自该从装置的数据而适当地修正该主装置的接收 器采样时钟的相位调准。
5. 如权利要求1所述的系统，其中，在正常操作期间，该主装置 进一歩配置为取决于接收自该从装置的计算的数据错误率而适当地修 正由该主装置经由多个双向数据路径传送的该数据的相位调准。
6. 如权利要求5所述的系统，其中，该主装置配置为传送预定的 图样至该从装置并在一个方向上调整该传送数据的相位调准，直至达到实质上50%的计算的转变错误率为止，并随后以实质上等于数据位 周期的一半的量来在另一个方向上调整该传送数据的相位调准。
7.如权利要求l所述的系统， 信号路径(116)上传送预定的命令，接收自该从装置的数据来调整该-其中，该主装置配置为在地址/命令 并且响应于该预定的命令而取决于 个或多个时钟信号的相位调准。
8. —种方法，包括主装置(100)，其控制该主装置与从装置(110A)之间的数据传输； 该主装置提供一个或多个时钟信号(118)至该从装置；以及 在初始化模式期间，该主装置修正该一个或多个时钟信号的相位调准，并且根据接收自该从装置的信息而随后修正从该主装置传送的数据的相位调准。
9. 如权利要求8所述的方法，其中，接收自该从装置的该信息包 含经由一个或多个单向循环冗余码(CRC)数据路径(112)发送的CRC信 息，其中该CRC信息对应于由该主装置经由多个双向数据路径(114) 所发送的数据。
10. —种存储器子系统，包括存储器装置(410);以及存储器控制器(100)，该存储器控制器连接于该存储器装置，并配 置为控制该存储器控制器和该存储器装置之间的数据传输，其中，该存储器控制器配置为提供一个或多个时钟信号(iis:)至该存储器装置；其中，在初始化模式期间，该存储器控制器进一步配置为修正该 一个或多个时钟信号的相位调准，并且根据接收自该存储器装置的信 息而随后修正从该存储器控制器传送至该存储器装置的数据的相位调 准。
全文摘要
一种用于控制高速双向通讯之系统，包含例如存储器装置的从装置，例如，该从装置连接于譬如存储器控制器之主装置。主装置可配置为控制该主装置和该从装置之间的数据传输。主装置可配置为提供一个或多个时钟信号至从装置，且于初始化(initialization)模式期间，该主装置可修正一个或多个时钟信号的相位调准(phase alignment)。再者主装置可根据接收自该从装置的信息而随后修正从主装置传送来的数据的相位调准。
文档编号G06F1/10GK101548253SQ200780040291
公开日2009年9月30日 申请日期2007年9月11日 优先权日2006年9月11日
发明者G·R·塔尔博特 申请人:先进微装置公司