专利名称：具有低时钟偏移的串行通信接口的利记博彩app
技术领域：
本发明涉及一种用于集成电路的串行通信接口的通用领域。由 于在集成电路中接口的多通道合并，使通道之间的时钟偏移最小化是 有益的。
背景技术：
串行通信接口在集成电路设计领域是众所周知的。串行接口的物理层(PHY)通常包含锁相环(PLL)和多个串行器-解串器(SerDes) 块(每个通道一个)。PLL从纯净的基准(如晶体)产生高频时钟。 时钟分发给每个SerDes块，其使用时钟来对到来的数据进行恢复和 解串，并且把外发的数据串行化并传输。时钟频率总是非常高，通常 高于lGHz。例如PCI Express通信接口要求2. 5GHz的时钟以传输每 通道2. 5Gb/s的数据流。对于PHY设计者来说，问题之一是如何把时钟从PLL分发给 SerDes块。由时钟路径选择(clock routing)添加的任何跳动在PHY 的数据输出端都是明显的，并且大部分通信协议规格不能容忍太多的 跳动。因此仔细地为PHY接口设计和构建时钟分发网络是重要的。在单通道PHY中的时钟分发不是问题。PLL和SerDes能够非常接近地布置在一起。即使是双通道的配置也是相当简单的，PLL能够布置在两个SerDes块之间。当设计两个以上的通道时，时钟分发和跳动问题易于发生。由 于集成电路上的通信端口变得更多，则要求设计者构建带有两个以上的通道的物理层，并且有时甚至超过四个通道。例如PCI Express 规格允许多达32个每个运行在2. 5Gb/s的通道，并且通道之间的偏 移必须保持尽可能地低。更多的通道增加了在最小化时钟偏移时分发 时钟到所有通道的困难。图1示出设计为时钟树的传统的PHY接口，其以连续的方式分 发时钟信号到通道120a-120d。 PLL 110的最佳位置是在中间，在它 的每一侧有两个通道。问题是如何以最有效率的方式和最小的时钟偏 移把时钟分发到四个SerDes通道。图1示出建立作为SerDes通道的 一部分的延迟线和顺序地把时钟传到每个通道的传统的解决方案。这个设计的问题是其在不同的通道之间造成时钟偏移。SerDes 块120b和120c接收早到的时钟并且SerDes块120a和120d接收由 在块120b和120c中的缓冲器延迟的晚到的时钟。这个缓冲器延迟可 能造成超过很多应用的容限的时钟偏移。需要的是在确保通道之间的最小的时钟偏移的情况下把时钟信 号分发到多个SerDes通道的改善的技术。发明内容本发明使用模块化的技术在确保通道之间的最小时钟偏移的情 况下来分发时钟信号到一个或者多个通道。每个通道模块连接到另一 个模块以构成多SerDes通道。提供几个示范的实施例来说明本发明。用于集成电路的通信接口的示范实施例包含时钟根电路，其配 置成接收时钟基准信号并且产生时钟树信号。第一通道电路连接到时 钟根电路并且配置成接收时钟树信号和用于为第一接口电路选择时 钟信号的选择信号。第二通道电路连接到第一通道电路并且配置成接 收时钟树信号和用于为第二接口电路选择时钟信号的选择信号。在一个实施例中，每个通道电路包含配置来接收时钟树信号的 缓冲器和配置来有选择性地把时钟树信号发送到接口电路的复用器。本发明的优势包括具有低时钟偏移的通信接口的模块化结构。另 一个优势是本发明的模块化方法允许设计者只用几个结构块来构建任 意数量的SerDes通道。之后通过级联时钟树以非常小的通道间时钟 偏移自动地分发时钟。
参照下列的附图来说明本发明。图1示出传统的串行接口。图2示出根据本发明的实施例的用于构建串行接口的模块化组件。图3A-D示出根据本发明的实施例的使用模块化组件的串行接□。图4示出根据本发明的实施例的使用模块化组件的串行接口 。
具体实施方式
参照具体设备和实施例来说明本发明。本领域所属技术人员将看 出所进行的说明是为了展示和提供实施本发明的最好的模式。本发明的一个示范方面是串行-解串(SerDes)接口的物理层(PHY)能够用模块化组件构成。这是一个优势，因为在为集成电路设计PHY 接口时其允许快速的和可靠的构成。在一个方面，模块是在为集成电 路设计接口时使用的宏组件，这有助于设计者使用计算机辅助设计工 具来构建集成电路。借助于模块化组件，时钟分发成为PHY设计的一 部分，这样能够成为宏的一部分。图2示出根据本发明的实施例的用于构建串行接口的模块化组 件。时钟分发根电路210包含锁相环(PLL) 212和缓冲器电路214 和216以把时钟信号分发到通道。示范的通道220包含输入缓冲器电 路222以及缓冲器电路224和226以分发时钟信号。缓冲器222包含 在示范的实施例中以显示构建本发明的最佳模式，因为缓冲器能够有 助于缓冲时钟以确保对缓冲器224和226的足够的信号驱动。本发明 的一个替代的实施例通过适当使用电线在没有缓冲器222的情况下 构成。缓冲器224连接到把时钟信号传给SerDes电路230的复用器 228上。在运行中，复用器响应于地(逻辑电平0)传递接近于0标 记的信号并响应于电源(逻辑电平1)传递接近于1标记的信号。由 于组件通过把它们一个挨一个地放置而设计成级联的，因此对于级联 的每个级有许多输入和输出，其在下文中说明。针对信号和用于把信 号传到每个组件的终端来说明这些信号。cascade—inl (240)是时钟根电路缓冲器214的级联输入。7mclk—outl (242)是时钟根电路的左侧的通道的主时钟输出。 sclk—outl (244)是时钟根电路的左侧的相邻通道的选择时钟 输出。muxsel—outl (246)是时钟根电路的左侧的相邻通道的复用器 选择信号输出。cascade_inl (250)是时钟根电路缓冲器216的级联输入端。 mclk一out2 (252)是时钟根电路的右侧的通道的主时钟输出。 sclk—out2 (254)是时钟根电路的右侧的相邻通道的选择时钟 输出。muxsel—out2 (256)是时钟根电路的右侧的相邻通道的复用器选 择信号输出。ref_in (258)是基准时钟如晶体的输入。cascade_in (260)是接收来自相邻通道的电源或者通过连接到地而被端接的输入。mclk—out信号(262)是连接到地的相邻通道的输出。 sclk一out (264)是把时钟信号发送到相邻通道的输出。 muxsel_0ut (266)是示范通道电路的左侧的相邻通道的复用器选择信号输出。cascade_out (270)是示范通道电路的右侧的相邻通道的电源信号。mclk一in (272)是从时钟分发根电路来的输入时钟信号。 sclk—in (274)是从示范通道的右侧的相邻通道来的输入时钟信号.。muxsel—in (276)是从示范通道的右侧来的输入复用器选择信号。 通信接口 (278)是通道的PHY通信接口。图3A-D示出根据本发明的实施例的使用模块化组件的串行接 口。这些实施例示出时钟分发网络，其中分发给通道的时钟处于相同 的深度；也就是时钟通过相同数量的缓冲器被驱动以达到每个 SerDes电路。这确保发送到电路的时钟之间非常小的时钟偏移，并且 有助于对可能具有非常小的偏移容限的通信协议的一致性。图3A示出根据本发明的实施例的单通道SerDes。时钟分发根 电路110连接到通道220a并且为通道提供时钟信号(mclk)和其它 必需的信号以把适当的时钟信号发送到SerDes 230a。时钟分发根电 路提供地信号给复用器输入端以选择接近于0标记的时钟信号输入。 通道220还接收输入到cascade—in( 260)输入端的端接(termination) 信号地。通道的适当端接确保了电路的适当操作并减少了感应噪声。图3B是示出根据本发明的实施例的单通道SerDes。通道220a 和220b是彼此的镜像。时钟分发根电路110连接到通道220a和220b， 并且为通道提供时钟信号(mclk)和其它必需的信号以把适当的时钟 信号分别发送到SerDes 230a和230b。时钟分发根电路提供地信号给 复用器输入端以选择接近于0标记的时钟信号输入。通道220a和220b 还接收被输入到cascade—in (260)输入端的端接信号地。通道的适当 的端接确保了电路的适当操作并防止了缓冲器空载和电源的尖峰。图3C示出根据本发明的实施例的单通道SerDes。时钟分发根电 路110连接到通道220a和220b，并且为通道提供时钟信号(raclk)和 其它必需的信号以分别发送适当的时钟信号到SerDes 230a和230b。 时钟分发根电路提供地信号给复用器输入端以选择接近于0标记的时 钟信号输入。额外的通道220c接收来自通道220b的信号，该信号包 含使得复用器选择接近于1标记的适当时钟信号的muxsel—in (276) 信号。通道220a和220c还接收被输入到cascade—in (260)输入端的 端接信号地。通道220b接收来自通道220c的为缓冲器226供电的信 号以便为通道220c产生输入到sclk—in (274)的sclk—out (264) 信号。通道的适当的端接确保了电路的适当操作并防止了缓冲器空载 和电源的尖峰。图3D示出根据本发明的实施例的单通道SerDes。这个实施例与 图3C中所示的类似并且包含一个额外的通道，从而示出了四个通道。在一些情况下，可能希望有四个以上的SerDes电路。图4是示 出根据本发明的实施例的使用模块化组件的串行接口。这个实施例为 每个通道增加了额外的SerDes电路432，这样总共达到8个SerDes 电路。自然，这个实施例能够以类似于图3A-D的方式或其改变来构建以获得任意希望数量的SerDes电路。因此，可以预见的是划分单元以 进一步地建立具有16、 32或者甚至更多的SerDes通道的PHY。参照附图和说明可以看出，在此说明的时钟分发网络提供了具有 被均匀分发的时钟信号的所有SerDes电路。在示范实施例中示出的缓 冲器电路提供具有对所有通道相等的延迟的时钟树。通道时钟之间的 偏移仅仅是由于缓冲器和路径选择不匹配而造成的偏移，其通常是非 常小的。因此，SerDes通道彼此间将具有非常小的时钟偏移。本发明能够使用在任何串行接口中。即使接口只有一个通道，本 发明也允许通过两个或者多个接口来共享时钟，从而节省了电源和使 用面积。能够应用本发明的示范串行接口包含PCI Express、串行-ATA、 MIPI、 USB、 IEEE 1394、 XAUI、快速数据传输(Hyper Transport)、 快速IO、 Sonet、以太网等。本发明也可以用在非标准或者独占的串行 接口中。本发明具有许多优势。本发明提供了一个确保多个通道之间的 低时钟偏移的时钟分发树。这有助于在协议规范下的可靠的电路通 信。本发明是模块化的并且在设计集成电路接口时促进有效的布局和 路径选择。结果是使用本发明有利于集成电路的设计者、制造商和用 户。文中所述为示范的实施例和最好的模式，在由所附权利要求定 义的本发明的主旨和精神之内，可以对所述的实施例进行修改和改 变。
权利要求
1.一种用于集成电路的通信接口，包含时钟根电路(110)，配置来接收时钟基准信号并且产生时钟树信号；第一通道电路(220b)，连接到时钟根电路并且配置来接收时钟树信号和用于为接口电路选择时钟信号的选择信号；以及第二通道电路(220a)，连接到第一通道电路并且配置来接收时钟树信号和用于为接口电路选择时钟信号的选择信号。
2. 如权利要求1所述的通信接口，其中第一通道电路相邻地 连接到时钟根电路；并且第二通道电路相邻地连接到第一通道电路。
3. 如权利要求2所述的通信接口，还包含第三通道电路 (220c)，连接到时钟根电路并且配置来接收时钟树信号和用于为接口电路选择时钟信号的选择信号；以及第四通道电路(220d)，连接 到第三通道电路并且配置来接收时钟树信号和用于为接口电路选择 时钟信号的选择信号；其中第一通道电路相邻地连接到时钟根电路； 并且第二通道电路相邻地连接到第一通道电路。
4. 如权利要求1所述的通信接口，其中第一通道电路和第二 通道电路在结构上是相同的。
5. 如权利要求3所述的通信接口，其中第一通道电路和第二 通道电路在结构上是相同的；并且第三通道电路和第四通道电路在结构上是相同的。
6. 如权利要求1所述的通信接口，其中每个通道电路包含配置来接收时钟树信号的缓冲器和配置来有选择性地把时钟树信号发 送到接口电路的复用器。
7. 如权利要求3所述的通信接口，其中每个通道电路包含配 置来接收时钟树信号的缓冲器和配置来有选择性地把时钟树信号发 送到接口电路的复用器。
8. —种用于通信接口的通道电路，包含第一时钟树终端(272)，用于接收第一时钟树信号；第二时钟树终端(274)，用于接收第二 时钟树信号；选择终端(276)，用于接收选择信号；以及复用器(228)， 连接到第一时钟树终端、第二时钟树终端和选择终端，响应于选择信 号来从第一时钟树终端和第二时钟树终端中的一个选择时钟树信号。
9. 如权利要求8所述的通道电路，还包含输出时钟树终端 (264)。
10. 如权利要求9所述的通道电路，还包含两个缓冲器(222， 224)，布置在第一时钟树终端和复用器之间；以及两个缓冲器(222， 226)，布置在第一对钟树终端和输出时钟树终端之间。
11，如权利要求IO所述的通道电路，其中两个缓冲器中的一 个是共用缓冲器。
12. 如权利要求IO所述的通道电路，其中在第二时钟树终端 和复用器之间没有布置缓冲器。
13. —种产生用于通信接口的时钟树的方法，包含如下步骤 接收时钟基准信号；产生时钟树信号和第一选择信号；在第一通道中 接收时钟树信号和第一选择信号，所述第一选择信号用于为接口电路 选择时钟信号；把时钟树信号传到第二通道并产生第二选择信号；在 第二通道中接收时钟树信号和第二选择信号，所述第二选择信号用于 为接口电路选择时钟信号。
14. 如权利要求13所述的方法，还包含如下步骤根据第一选 择信号在第一通道中选择时钟树信号；以及根据第二选择信号在第二通道中选择时钟树信号。
15. 如权利要求13所述的方法，还包含如下步骤在第三通道中接收时钟树信号和第三选择信号，所述第三选择信号用于为接口电路选择时钟信号；把时钟树信号传到第四通道并产生第四选择信号； 在第四通道中接收时钟树信号和第四选择信号，所述第四选择信号用 于为接口电路选择时钟信号。
16. 如权利要求15所述的方法，其中第一选择信号和第三选择 信号是相同的信号。
全文摘要
一种用于集成电路的通信接口，其包含时钟根电路(110)，其配置来接收时钟基准信号并且产生时钟树信号。第一通道电路(220b)连接到时钟根电路并且配置来接收时钟树信号和用于为第一接口电路选择时钟信号的选择信号。第二通道电路(220a)连接到第一通道电路并且配置来接收时钟树信号和用于为第二接口电路选择时钟信号的选择信号。在一个实施例中，每个通道电路包含配置来接收时钟树信号的缓冲器(222)和配置来有选择性地把时钟树信号发送到接口电路的复用器(228)。本发明的优势包括具有低时钟偏移的通信接口的模块化结构。
文档编号G06F1/10GK101326476SQ200680046281
公开日2008年12月17日 申请日期2006年10月9日 优先权日2005年10月11日
发明者海特金·约尔登斯 申请人:Nxp股份有限公司