低功率睡眠模式运行的启动电路的利记博彩app

专利名称：低功率睡眠模式运行的启动电路的利记博彩app
技术领域：
本发明主要涉及低功率电路技术，本发明尤其涉及在启动电路中最小 化功率消耗的方法。
背景技术：
半导体装置，例如微处理器、独立式和嵌入式存储装置、基准电压电 路、功率管理电路等等，需要在电源电压被打开后立刻运行某一运行序列。此运行序列一般一皮称为启动序列。该启动序列可以包括，例如以一个特 定顺序复位存储元件(例如锁存器、触发器、寄存器)、启动振荡器(例 如激励功率源或锁相环路)、和激活内部电压源或参考电源。该序列通 常需要大量时间才能完成，并且在电源电压已达到某一最低电压水平后启 动。该序列通常无须再运行直到电源电压已经降低至最低电压水平。对于 大部分电子装置，拥有一个稳定且可靠的电源以确保逻辑功能的正确运行 也是重要的，该逻辑功能例如激励电路、记忆存储元件和对电源电压变化 敏感的其它模块；在运行中的任何给定时间内，知晓电源电压水平是否意 外地降低于某一电压水平之下也是重要的。换言之，有时需要监控电源电 压水平。电源的可靠性对于移动应用中的情况尤其重要，在该情况下，电源是 在再次充电之间具有有限安培时(ampere-hours)容量的电池。在半导体 装置中，典型的用于评估或监控电源电压水平并启动一个启动序列的电路 通常被称为启动检测电路或功率电压(电压水平)检测器，或简称启动电 路。该启动电^各监控电源的电压水平，例如Vdd或Vcc电压、或输入/ 输出电路电源电压；并产生一个活动标记信号，其指示电压水平在最低所 需电压水平之上。电源电压敏感电路将该活动标记信号用于或者启动运行 或者延续运行。图1是一个现有技术启动电路的电路示意图。在此例中，电路被用于 检测Vdd电源电压水平。启动电路10包括一个分压器电路和一个延迟电 路。该分压器电路包括p-沟道晶体管12， p-沟道晶体管14,和电阻器16,上述所有元件串联连接在电源Vdd和地(Vss)之间，其中该p-沟 道晶体管14的栅极端连接到其漏端，这在本技术领域中是公知的，称为 二极管连接式。P-沟道晶体管12的栅极端连接到一个深度低功耗信号 DEEP一PD以将Vdd自该分压器电路断开。该延迟电路包括连接在晶体管 14与电阻器16的共同节点和输出PWR—OK之间的一系列反相器18、 20、 22和24。本例中的输出PWR—OK表示活动标记信号，其中高电压水平指 示Vdd电源电压高于最低电压水平。电容器26和28连接到反相器12和 16的输入端。 '启动电路10的运行如下Vdd打开后，Vdd电压水平开始从地或Vss 升高至Vdd额定值。本领域技术人员将理解额定电压依赖于特定应用和/ 或电路，但本发明的实施例能够被应用于监控半导体装置中任何类型的电 源电压。当Vdd电压上升时，信号DEEP—PD维持在Vss低电压水平或逻 辑低，直流电从Vdd流经晶体管12和14和电阻器16的直流(DC )路径。 反相器18的输入端向Vdd电压水平或逻辑高上升，最后达到一个将反相 器18的输出端的电压从逻辑高变为逻辑低电压水平的电压水平。这个状 态的改变通过其余的反相器传播以驱动PWR—OK变为逻辑高电压水平。 在本例中，在高逻辑电压水平的PWR一OK指示Vdd电压已经达到并维 持在某一电压水平之上，该电压水平足以使电源电压水平敏感模块启动或 延续它们的安全运行。大部分电池供电的半导体装置具有省电模式以帮助减小装置的功率 消耗。公知的省电模式之一是深度低功耗模式。在深度低功耗模式，装置 基本上是关闭的，其中不需要保持电路模块的数据和逻辑状态，也不期望 快速返回至常规运行。因此，没必要对深度低功耗模式下的电源电压水平 进行监控。当图1的实例进入深度低功耗模式时，DEEP—PD被驱动至高 逻辑电压水平，晶体管12关闭且Vdd节点从分压器电路解耦。这有效地 禁止了启动电路IO,因此其不能跟踪Vdd电压水平，并导致了 PWR_OK 最后变成Vss低电压水平。注意到在深度低功耗模式下电源(例如Vdd、 Vcc等等)可关闭也可不关闭是重要的。另一个公知且更频繁应用的省电模式是待机模式，也被称作睡眠模 式。在睡眠模式，保持基本电路的供电，该基本电路例如数据存储元件 (例如RAM、寄存器)，参考源，时钟管理电路(例如DLL或PLL),使 得装置能够在相对较短的时间返回至活动模式。在睡眠模式，和在常规运行模式一样，最经常需要PWR_OK保持在使能电压水平以维持基本电路 活动并防止功率序列的不必要启动。同时，重要的是最小化功率消耗和禁 止对于操作或保持逻辑状态所不需要的每个电流消耗路径。图1中所示的目前已知启动电路IO存在若干问题。只要DEEP—PD在 低电压水平，分压器电路就从Vdd电源汲取电流。仅当DEEP—PD在高电 压水平，也就是仅当装置处于深度低功耗模式，才能切断启动电路10的 分压器电路中的电流。同样，图1所示的现有技术的电路不具有维持睡眠模式的装置。用睡 眠模式信号代替DEEP—PD,或逻辑组合睡眠模式信号和DEEP—PD，仍然 会引起当进入省电模式时反相器18的输入端向Vss放电，且通过分压器 电路的直流路径被切断。随后，PWRJDK信号下降至低电压水平Vss。因 为装置的整个启动序列将再运行，所以再进入常规运行模式将需要相对长 的时间。因此，在图l的电路中，睡眠模式下，为了维持PWR一OK信号 是高电压水平，晶体管12必须保持打开，将通过分压器电路汲取电流。 虽然启动电路例如图1的启动电路通常仅消耗几樣i安电流，但是对于电池 供电应用而言也是非常重要的。对于移动产品，功率保持是关键的，应该频繁应用如上讨述的省电模式。例如，传统的比较器电路，例如图2所示的双模式比较器电路，具有 一个常规运行模式和省电运行模式，其中，该省电模式被用于当电路反应 时间不关键时用最小电流消耗维持电路功能。图2的双模式比较器电路包 括一个常规差分电路和一个低功率差分电路。该常规差分电路包括以电流 镜结构排列的p -沟道晶体管50和52、 n -沟道输入晶体管54和56及n -沟道电流源晶体管58。输入晶体管54接收信号VREF,输入晶体管56 接收输入信号VIN,而电流源晶体管58的4册才及端4妄收一个偏压VBIAS。 VBIAS电压由串联连接于Vdd和Vss之间的晶体管60和62所组成的电 路产生，其中，晶体管60受控于信号SLEEP,晶体管62以二极管结构连 接。由n -沟道晶体管64组成的禁止电路响应SLEEP信号将VBIAS耦合 至一低功率干线(mil) Vss。该低功率差分电路包括以电流镜结构排列的 p-沟道晶体管66和68、 n-沟道输入晶体管70和72及n-沟道电流源 晶体管74 。输入晶体管70和晶体管74的栅极端接收VREF ，输入晶体管 72接收输入信号VIN。要注意，选择晶体管74的尺寸，使得比晶体管58汲取基本上更少的电流。在常规或高速运行中，将SLEEP信号设置为低电压水平以打开常规 差分和低功率差分电路。在速度不关键的低功率运行模式中，设置SLEEP 信号为高电压水平，以通过设置VBIAS为Vss电压水平来关闭常规差分 电路。因此，虽然仍维持比较器功能，但是与常规运行模式相比，具有较 低功率消耗和较长响应时间。在图2的双模式比较器电路的例子中，因为常规差分电路的激活紧随 SLEEP信号从逻辑高到逻辑低的状态改变，所以比较器从睡眠模式恢复所 需时间相对4交短，在启动电路的例子中，确保整个芯片恢复时间短暂是重要的，因为移 动装置的用户不愿意接受由于再运行启动序列消耗时间，以把他们的装置 从省电模式转换到常规运行而进行长时间等待。 一种平衡功率保持和退出电模式f、 口 、 B 、 、 — 山 ''发明内容本发明的一个目的在于避免或减小现有启动电路的至少一个缺陷。 在第一个方面，本发明提供了一种启动电路。该启动电路可包括一个 功率检测器电路和一个控制电路。该功率才全测电路计算电源电压水平并产 生一个输出信号指示该电源电压水平至少处于一个预设电压水平。该功率 检测器电路至少具有一个可在低功率运行模式被选择性地禁止的电流路 径。该控制电路维持该启动输出信号的值，同时至少一个电流路径净皮禁止。 根据本方面的 一个实施例，至少 一个电流路径包括一个耦合在电源电 压和地之间的分压器电路，其中该分压器电路具有一个耦合至输出信号的 感应节点。根据本方面的另一个实施例，该功率检测电路进一步包括一个 延迟电路，用于响应感应节点达到预设电压水平延迟该输出信号的产生。 根据本方面的又一个实施例，该输出控制电路可包括一个锁存电路。在本实施例的其它多个方面，该输出控制电路可包括逻辑门和状态保 持电路。该逻辑门提供该输出信号，也就是该逻辑门响应一个保持信号保 存输出信号；该状态保持电路在低功率运行模式下产生保持信号。状态保 持电路能够在低功率运行模式接收一个省电信号，且该功率检测器电路可 包括一个感应电路以感应感应节点的预i殳电压水平。在另 一个实施例中，感应电路可包括一个耦合至一个电流源电路的差分感应放大器电路，用于 选择经过该差分感应》丈大器电路的电流，且该电流源电路响应^f氐功率运行 模式能够被有选择性的禁止。在本实施例的另一方面，启动电路可包括一 个恢复电路，用于通过驱动至少一个耦合在电源电压水平和该感应节点之 间的驱动电路来复位该感应节点。在第二方面，本发明提供的启动电路具有分压器、感应电路、输出电 路、电流禁止装置和状态保持电路。该分压器耦合至一个电源电压水平且 具有一个感应节点，该感应节点跟踪电源电压水平。该感应电路感应上述 感应节点的电压水平，并产生一个对应于处于高于和低于一个预设电压水 平之一 的感应节点的中间信号。该输出电路产生 一个响应上述中间信号的 输出信号。该电流禁止装置在低功率运行模式时切断该分压器和该感应电 路中至少一个的电流路径。该状态保持电路保持输出信号的值，同时上述 电流禁止装置禁止该电流路径。根据第二个方面的实施例，该电流路径响应3个低功率模式信号中的 至少一个而被禁止。该3个低功率模式信号可包括 一个睡眠信号、 一个 低功耗信号和一个功率监控信号。输出信号被反馈以用于禁止分压器中的 电流路径或禁止感应电路中的电流路径，且该输出电路包括一个锁存器以 锁存该输出信号。根据本方面的另 一个实施例，该分压器包括串联连接在电源电压水平 和地之间的电流禁止装置和电阻器装置，该电阻器装置包括上述感应节 点。该电阻器装置还可包括一个连接于上述电流禁止装置和上述感应节点 之间的二极管连接式晶体管，和 一 个连接于该感应节点和地之间的电阻 器。该电流禁止装置可包括一个晶体管，用于在低功率运行模式下自该电 阻器装置解耦电源电压水平。根据本方面的另一个实施例，上述感应电路包括反相器，或可包括差 分放大器和电流源电路。该差分放大器比较感应节点和一个参考电压，并 产生上述中间信号。该电流源电路选择一个通过该差分放大器的电流，该 电流源电路可运行在常规运行模式和该低功率运行模式之间。根据其它实施例，上述电流源包括可在常规运行模式下使能的第一电 流分支和第二电流分支，该第一电流分支包括电流禁止装置以在该低功率 运行模式下禁止通过该第 一电流分支的电流路径。输出信号可被反馈至该 电流源电路以禁止该第二电流分支。而且，电流源可包括一个偏压电路，用于为第一电流分支和第二电流分支中的每一个提供一个偏压。该偏压电 路包括该电流禁止装置，用于在低功率运行模式下禁止通过该偏压电路的 电流路径。通过结合附图阅读下面对本发明特定实施例的描述，本发明的其它方 面和特点对于那些本领域普通技术人员将变得明显。


现在结合附图，仅通过举例的方式对本发明的实施例进行描述，其中 图1是一个现有技术启动电路的电路示意图； 图2是一个现有技术比较器电路的电路示意图； 图3是根据本发明一个实施例的一个启动电路的电路示意图； 图4是一个描述图3的启动电路运行的时序图；图5是根据本发明一个实施例的一个具有省电运行模式的通用电源监 控电路示意图；图6是根据本发明一个实施例的一个具有省电运行模式的电源监控电路的电路示意图；图7是一个描述图6的电源监控电路的运行的时序图；图8是一个输出覆盖电路(override circuit)的电路示意图；图9是根据本发明另 一个实施例的一个具有省电运行模式的电源监控电路的电路示意图；图IO是一个图9的电源监控电路内的比较器电路的电路示意图；图11是根据本发明一个实施例的一个比较器电路的电路示意图；以及图12是根据本发明一个实施例的另一个比较器电路的电路示意图。
具体实施方式
大体而言，本发明提供了一种启动电路，其最小化功率消耗，同时维 持一个指示无需再运行启动序列的活动标记信号。这是通过在无需监控电源电压水平时关闭启动电路中所有直流路径和使用 一 个维持活动标记信 号在使能电压水平的状态保持电路而完成。该状态保持电路响应启动电路 的一个内部感应节点处的电压水平以在电源电压达到最小值时产生活动 标记信号。该状态保持电路还响应一个保持信号，该保持信号覆盖该内部感应节点的信号。该保持信号是省电信号的产物，它可以是睡眠模式启动 信号、深度低功耗模式启动信号、或用以关闭直流路径的任何合适信号或 其逻辑组合。根据本发明的启动电路能够可选择地包括一个恢复电路，其 用于在退出省电模式时快速恢复启动电路内部节点处的电压水平，或返回 以监控常规运行模式下的电源电压水平。本发明的实施例利用在大多数情况下供电电路在启动序列运行后不需要监控电源电压水平的事实。启动电路主要在向装置初始施加Vdd时应 用。在省电运行模式或常规运行模式下，当不需要监控Vdd电压水平时， 可维持启动电路的活动标记信号在使能电压水平，因此可以切断分压器电 路中的直流路径。根据图3所示的本发明的实施例， 一个启动电路可具有一个自我禁止 分压器电路，以在Vdd已经达到最小所需电压水平时减小功率检测器电路 的功率消耗。因为包括一个锁存电路，其在Vdd已经达到最小所需电压水 平时保持活动标记信号的状态，所以禁止分压器电路将对标记信号的状态 没有影响。启动电^各100与图1中的现有4支术启动电^各10在功能上相似。启动 电路100包括一个分压器电路、 一个感应电路、 一个延迟电路和一个锁存 电路。该分压器电路由p-沟道耦合器102、 p-沟道二极管连接式晶体管 104和电阻器106组成，所有元件都串联连接在电源Vdd和Vss之间。该 分压器可具有下列启动实现中描述的可选结构之一。反相器108起到检测 内部感应节点"n"处的电压水平的感应电路的作用。来自反相器108的 输出信号的转换被延迟电路110延迟，该延迟电路由串联连接的反相器 112、 114、 116、 n-沟道晶体管118、和电容器120、 122和124组成。电 容器120连接到反相器108的输入，电容器122连接到反相器112的输入， 电容器122连接到反相器114的输入。反相器116的输出连接到晶体管116 的栅极端，后者耦合节点SET至低功率干线Vss。锁存电路126包括交叉 耦合反相器128和130，其中反相器128的输入连接到节点SET,反相器 128的输出驱动活动标记信号PWR一OK。信号PWR—OK反馈到晶体管102 的栅极端。在锁存器126中必须有设备以确保在初始施加电压Vdd时 PWR_OK信号电压水平将总是在逻辑低状态，也就是说，当Vdd从地电 势Vss上升至额定Vdd电压水平时，信号PWR—OK保持为低直到来自晶 体管118的信号设定锁存器126。该设备可以包括，例如，施加至节点SET和PWR—OK的额外非均匀电容性负载，或在反相器128和130中的相应 尺寸的晶体管，或其它已知技术或其组合的应用。启动电路100的运行遵循参考图4的时序图。在t0时刻，Vdd电压水 平施加至电路，内部感应节点"n，，的电压跟踪Vdd的上升。因为交叉耦 合反相器128和130内的特殊设备，节点SET处的电压将随着Vdd电压 水平上升，因此保持信号PWR—OK处于低电压水平Vss。最后，在时刻tl, 内部感应节点"n"处的电压将到达最低关键电位，导致反相器116驱动 设置晶体管118的栅极端为高电压水平，从而打开该晶体管以耦合节点 SET至Vss功率干线。然后反相器128驱动PWR—OK至关闭晶体管102 的高电位。随后内部感应节点"n，，将向Vss》文电。因此， 一旦电源电压 Vdd已经达到所需电压水平，启动电路100将自禁止它的分压器电路以节 约功率，同时将PWR—OK的状态维持在使能电压水平。图3的启动电^各100适用于在启动期间一旦达到额定Vdd电压水平就 不需要跟踪或监控Vdd电压水平的应用，而且对于在成功启动电路后减少 功率消耗是有效的。因此， 一旦将PWR_OK设置为高电压水平，则仅当 关闭Vdd电源时，PWR—OK才下降至低电压水平。如上所述，存在很多应用，例如在便携式移动装置中，其中省电运 行模式对于延长移动装置的运行时间是很重要的技术。更具体的，CPU或 用户能够指示该装置在一个或多个省电模式下运行。图5、 6和8描述了 可选择性的能够运行在多个省电模式下的启动电路的实施例。图5是根据本发明一个实施例的一个启动电路的电路示意图。实施例 中的启动电路200包括一个具有额外数字电路的功率检测器电路，以在常 规和省电运行模式下管理启动电路。该功率4企测电路包括一个分压器电 路、 一个感应电路和一个延迟电路。随着电源电压向额定Vdd电压水平上 升时，分压器电路将图5中标记为"n"的内部感应节点驱动至一个预定 电压水平。分压器电路包括串联连接在Vdd和Vss功率干线之间的一个p -沟道耦合晶体管202、 二极管连接式的p -沟道晶体管204和一个电阻 装置206。在本实施例中，电阻装置206包括电阻元件206a和206b。 一 个感应电路210检测预定的电压水平并产生一个随后转换成活动标记信号 PWR一OK的相应信号。 一个延迟电路212延迟信号从感应电路210的输出 端到有效标记输出信号的传播。启动电路200还包括下述电路模块。 一个 状态保持电^各208，其用于通过响应省电信号POWER—SAVE产生信号HOU^来维持活动标记信号的使能电压水平(在此例中，PWR一OK的高 电压水平)。应注意，图5中POWER—SAVE节点的高电压水平表示进入 一个省电运行模式。从省电模式退出时， 一个可选的恢复电路214通过激 活驱动电路215来快速复位启动电路内部节点的状态。驱动电路215用一 个p—沟道晶体管表示，其具有一个用于接收由恢复电路214响应信号 POWER—SAVE而产生的信号RESET*的栅极端。虽然图5中并未具体示 出，但延迟电路212可以包括额外的驱动电路组件。该启动电路也可以包 括一个输出覆盖电路216，用于组合来自感应电路210和状态保持电路208 的信号以产生PWR—OK信号。输出覆盖电路216经过感应电路210和延 迟电路212 4巴内部感应节点"n"的信号施加到它的输入端，另一个输入 端用于接收由状态保持电路208产生的信号HOLD*。在本实施例中，晶体管202的栅极端作为一个电流禁止装置工作并接 收一个省电信号POWER—SAVE。在本发明的另一个实施中，可以移除二 极管连接式晶体管204。与具有二极管连接式晶体管204的分压器结构相 比较，此结构将通常使用更大的电阻器值以维持等效功率消耗。否则，如 果移除晶体管204后电阻器值不增加，将消耗更多的功率。电阻器装置206 可包括并联和串联连接的组合所构成的一个或多个电阻器，比如是多晶硅 电阻器。当进入睡眠模式或深度低功耗模式时，驱动信号POWER—SAVE 至高电压水平。因为晶体管204的二极管连接式结构，限制感应节点"n，， 处的电压为近似Vdd-Vtp的最大值，其中Vtp是p-沟道晶体管204的 临界电压。因此，可在不增加功率消耗的情况下使用较小的电阻器值。同 时，因为Vtp随温度及过程参数变化而变化，所以具有二极管连接式晶体 管的方案的精确性相对较低。启动电路200的运行基本与图1中所示的启动电路10相同。为监控 Vdd电压水平，通过设定信号POWER—SAVE为低电压水平Vss来接通经 过晶体管202、 204和电阻器装置206的电流路径。随着Vdd在装置启动 期间上升，内部感应节点"n"的电压水平也将上升。感应电路210将枱r 测节点"n"的预设电压水平并产生一个中间信号来指示Vdd电压已经达 到最小值。在该中间信号到达输出覆盖电路216之前，延迟电路212延迟 该中间信号。 一接收该中间信号，输出覆盖电路216就将驱动PWR—OK 节点为高电压水平。当信号POWER—SAVE为低电压水平Vss时，由恢复电^各214产生的信号RESETM呆持在高电压水平Vdd，以使驱动电路215和延迟电路212 中的任何其它驱动电路不被激活。当POWER—SAVE为4氐电压水平Vss时， 状态保持电路208保持不被激活，从而保持信号HOLD+在高电压水平 Vdd。在输出覆盖电路216中，逻辑高电压水平HOLDM言号将允许信号自 内部感应节点"n"至有效标记输出PWR—OK的传输。当信号POWER—SAVE被驱动至高逻辑电压水平时，则进入一个省电 模式，关闭晶体管202以防止任何直流电流流经分压器电路。响应处于逻 辑高电压水平的信号POWER_SAVE，状态保持电路208将信号HOLD* 驱动至逻辑低电压水平，从而导致输出覆盖电3各216保持信号PWR一OK 在逻辑高电压水平而不管节点"n"的电压水平。最后，节点"n"将向 Vss电压水平放电，先前的Vdd高电压水平中间信号将降至Vss。在信号 POWER—SAVE在逻辑低电压水平时的Vdd监控运行期间，因为电源电压 的破坏或变化而下降到低于临界值的中间信号将导致信号PWR—OK改变 它的状态。然而，当信号POWER—SAVE在逻辑高电压水平时，输出覆盖 电路216实际上忽略了对应于"n"的中间信号的电压水平。因此，尽管 PWR—OK信号保持在使能电压水平，但在省电模式中分压器电路不消耗直 流功率。在退出省电模式时，POWER—SAVE信号被驱动到逻辑低电压水平以 打开晶体管202。响应POWER—SAVE信号从逻辑高到逻辑低电平的转换， 恢复电路214产生一个低逻辑电压RESEP脉冲以快速(briefly)激活驱 动电路215和任何其它驱动电路。因为快速激活驱动电路，所以节点"n" 因为驱动电路将覆盖电路210的延迟而迅速返回至Vdd电压水平。状态保 持电路208被禁止，导致信号HOLD4皮驱动到逻辑高电压水平。因此， 感应节点"n"的电压水平再次控制信号PWR—OK的状态。图6示出了 一个根据本发明 一个实施例的启动电路300的详细电路示 意图。图6的启动电路300与图5的启动电路200是相似的，但进一步描 述了状态保持电路208、感应电路210、延迟电路212、恢复电路214和输 出覆盖电^各216的电路实例。图6中相同编号的元件对应于图5中相同编 号的元件。启动电路300的分压器电路206包括一个耦合在二极管连接式 晶体管204和Vss功率干线之间的单个电阻器。在目前示出的实施例中， 3输入NOR门302产生信号POWER—SAVE*,其接收3个省电控制信号 睡眠信号SLEEP、低功耗信号PWRDN和功率监控信号PWRMNTR。这3个省电控制输入在对启动电路的影响方式上是相同的，但是它们是由芯片上功能独立的模块产生的。待机模式控制模块产生SLEEP (睡眠)信号。 低功耗控制模块产生PWRDN信号。控制模块产生PWRMNTR信号，该 控制模块将在常规运行模式使能或禁止该启动电路以开启Vdd监控或禁 止Vdd监控电路并节约功率。在启动电路的另一些可选择的实施例中，依 据有效控制和芯片的所需功能，可以省略一些省电控制信号。连接到晶体 管202的栅极端的反相器304把信号POWER—SAVE^^反相以产生信号 POWER—SAVE 。状态保持电路208包括NAND门308、反相器310、 312和314的串 联链、和一个反相器316，该反相器把NAND门308的输出反相以驱动信 号HOLD*。可以认为反相器304、 318、 320、 322、 324是状态保持电路 208的一部分。在本实例中，状态保持电路208作为上升沿延迟电路来实 施。该电路传递POWER—SAVEM言号的转换POWER—SAVE的一个下降 沿相对迅速的传输至HOLDM言号(仅由NAND308和反相器316进行延 迟)，同时在反相器304、 318、 320、 322、 324、 310、 312和314的链产 生一个延迟后传输上升沿。由于RESETM言号复位该电路需要时间，所以 该延迟是优选的。在允许节点"n"的信号通过PWR—OK输出端之前， NAND门340在该电路从省电冲莫式恢复时应该保持PWR—OK信号在高电 压水平。恢复电路214包括反相器318、320、322和324的串联链及NAND 门326,构建该电路以产生一个逻辑低电压水平脉沖RESE，信号。在本 实例中，恢复电路214作为一个边沿4企测器实现。用反相器328构建感应 电路，其输入端连接到内部感应节点"n",且输出端连接到延迟电路，该 延迟电路包括反相器330和332,及电容器元件334、 336和338。优选的，反相器328具有一个互补的晶体管对，其中相对于形成于相 同芯片上的常规反相器而言，p-沟道晶体管具有一个标准p_沟道阈值， 然而相对于形成于相同芯片上的常规反相器而言，n-沟道晶体管具有一 个较高阈值，以使该逻辑阈值高于具有标准阈值的常规反相器。优选的， 反相器330具有一个高阈值p-沟道晶体管和一个标准阈值n-沟道晶体 管以使逻辑阈值转换(shift)。优选的，反相器332被构建成一个常规反相 器。可选的，反相器328和330中的一个或两者可以是常规反相器，或其 具有的晶体管的尺寸使得内部感应节点"n，，处的预设电压水平被正确感 应并以 一个预设时间延迟进行传输的反相器。但在另 一个可选实施例中，可用一个差分输入比较器来替代反相器328以提高预设电压水平感应的精 确性和稳定性。下面详细描述一个差分输入比较器。反相器332的输出端驱动输出覆盖电路216的一个输入端，其在图6 的实施例中被构建为NAND门340。 NAND门340的第二个输入接受产生 于状态保持电路208的信号HOLD*。最好包括电容器334、 336和338以 使它们所连接的节点相对不受串扰和噪声引起的电压水平变化的影响。电 容器优选为源端和漏端连接在一起的MOS晶体管。可选的，该电容器可 以是有效提供足够电容的任何结构，例如MEM结构和运行分别接近电源 (Vdd)或地(Vss)干线的金属线。先前图5中晶体管215所示的驱动电路，现在在图6中展示为一组晶 体管215、 344和346。驱动晶体管215和346响应脉沖信号RESET*,提 高反相器328和332输入端的电压水平；而驱动晶体管344响应脉冲信号 RESEP的反相相位，降低反相器330输入端的电压水平。参考图7中时序图，供电监控电路300的运行如下。图7的时序图描 述了简略的信号转换，未必表示信号间的实际时间关系。当在tO时刻电源 打开时，电源电压Vdd开始上升，节点"n"处的电压将跟踪Vdd。保持 信号POWER—SAVE在逻辑低电压水平以保持耦合晶体管202被打开。现 在假设，在时刻tl电源电压Vdd达到适合电路运行的必要最小值，导致 内部感应节点"n"处的电压水平达到对应于电源电压的临界电位的预设 电压水平。这将触发反相器328改变状态并驱动反相器330的输入端至低 电压水平。该低电压中间信号将通过延迟反相器330和332传播，并将到 达NAND门340的输入端以在时刻t2改变信号PWR一OK到逻辑高电压水 平。同时，通过状态保持电路208和恢复电路214, POWER—SAVE的低 电压水平和信号POWER—SAVEf的高电压水平将分别保持信号HOLX^和 RESET^处于逻辑高电压水平。在t3时刻进入省电模式时，信号POWER—SAVE将一皮驱动至一个逻辑 高电压水平，关闭晶体管202并驱动信号HOLD+至逻辑低电压水平，通 过迫使NAND门340的输出PWR—OK为逻辑高电压水平来覆盖NAND门 340，而不管内部感应节点"n"处的电压水平。晶体管202关闭，最后节 点"n，，向地或Vss电位放电。注意到，在节点"n"的下降电压水平能够 导致反相器332驱动NAND门340的输入端至逻辑高电压水平之前，将信 号HOLD、驱动到逻辑低电压水平。因此，维持信号PWR—OK在高电压水平。注意到，POWER—SAVE信号电压水平从^氐到高的转换对恢复电路214 没有影响。在t4时刻退出省电模式，信号POWER_SAVE被驱动返回至逻辑低电 压水平，导致状态保持电路208驱动HOLDM言号至高电压水平，以致 NAND门340将传输来自内部感应节点"n"的信号。信号POWER—SAVE 的电压水平从逻辑高到逻辑低的转换强制恢复电路214产生一个低电压 RESET"永冲以快速打开由驱动晶体管215、 344和346组成的驱动电路。 这样内部感应节点"n"的电压水平就快速恢复，并再次指示至少等于或 高于所需最低电压水平的Vdd电源电压水平。因此，现在示出的启动电路实施例在省电才莫式期间维持PWR—OK信 号于活动电压水平，同时减少功率消耗。本领域技术人员应了解，上述电 路的结构和信号的逻辑电压水平可加以改变以在不背离本发明的范围下 获得相同所需效果。而且，本领域技术人员应了解，状态保持电路208、 恢复电路214和延迟电路中反相器元件的数量可被选择以获得任意所需延 迟量。虽然在图6的启动电路实施例中输出覆盖电路216被构建成了 NAND门340，但本领域技术人员应了解，可以应用不同类型的电路以获 得相同效果。图8是描述输出覆盖电路216的一可选实施例的电路示意图，该可选 实施例可被应用于例如图6的启动电路实施例中。图8的覆盖电路216是 一个传输门220和一个p—沟道上拉晶体管222的简单组合，其中该传输 门220具有一个接收图6中反相器332输出的输入端"a"和一个输出端 PWR_OK，该晶体管222耦合活动标记输出PWR—OK至Vdd电源或干线。 上拉晶体管222的漏端连接到PWR—OK,栅极端接收信号HOLD*。信号 HOLD+也连接到传输门220的n-沟道晶体管的栅极端。反相器224输出 端的反向的HOLDM言号驱动传输门220的p-沟道晶体管的栅极端。当 HOLDM言号被驱动为低电压水平，传输门220把信号PWR—OK从感应节 点"n"解耦，同时上拉晶体管222打开以保持PWRJ3K为高电压水平。 在另一可选实施例中，可以应用一个2选1的复用器(2-to-l multiplexor), 其中第一输入端可以是节点"a",第二个输入端可以连接到一个上拉晶体管，HOLDM言号作为输入选择信号。图9是根据本发明另一个实施例的启动电路示意图。电路400类似于 图6的电路300,其中相同编号的元件先前在图6已经进行了描述，但是包括一些变化。更具体的，现在启动电路400被构建接收两个低功耗信号， 土要疋fe百民化了 bLtiir 7FnJ^叨寿H5万rWKlJJN。
电阻奋凡1牛2UOa 1乂替了二极管连接式晶体管204,感应电路404代替了反相器328以感应节点"n" 处的电压水平。如上所述，具有电阻器206a的优点在于获得准确稳定的 运行。感应电路404接收来自NOR门302的POWER-SAVEM言号和经过 反相器408的PWR—OK的^^_馈，以使感应电路进入低功率运行模式。参 考图10对感应电路404的细节进行进一步描述。图10是图9所示感应电路404的电路示意图。根据本发明的一个实 施例感应电路404包括一个差分放大器电路和功率控制电路。感应电路404 可以在3个模式之一中运行。第一个是常规模式，第二个是低功率模式， 第三个是禁止模式。该差分型电路提供优于图6所示的基于简单反相器的 感应电路的改进的精确度和稳定性。该差分放大器包括以电流镜构造排列的p-沟道晶体管420和422,和 n-沟道输入晶体管424和426。输入晶体管424接收参考电压VREF,而输 入晶体管426被耦合到节点"n"。连接在一起的晶体管422和426的漏端 驱动输出端OUT,该输出端连接到图9中反相器330的输入端。电流源电路由连接到晶体管424和426源端的两个可选的zzz平行电 流路径分支，和一个偏电压电路组成。第一个电流路径包括在晶体管424 和426的源端及Vss之间串联连接的n-沟道晶体管428和430。而第二 个电流路径包括在晶体管424和426的源端及Vss之间串联连接的n -沟 道晶体管432和434。晶体管428和432在它们的栅极端接收一个偏压 VBIAS，而晶体管430和434分别4妄收信号PWR—OK承和POWER-SAVE*, 其中PWR—OK^是由图6中反相器408反相PWR—OK而得。在本实施例 中，晶体管430作为电流禁止装置工作，用于禁止经过晶体管428和430 的电流路径。类似的，晶体管434作为电流禁止装置工作，用于禁止通过 晶体管432和434的电流路径。偏压电路包括串联连接在Vdd和Vss功率 干线的p-沟道晶体管436和n-沟道晶体管438和440。晶体管438是二 极管连接式，而晶体管440的栅极端连接至Vdd功率干线。晶体管436的 漏端连接到晶体管428和432的栅极端以选择其中的电流路径。功率控制电路包括NOR门442、 n -沟道晶体管444、反相器446和p -沟道晶体管448。 NOR门452在它的输入端接收信号POWER-SAVE氺和 PWR—OK*,它的输出端连4妄到晶体管436和444的4册才及端，和驱动晶体管448的栅极端的反相器446的输入端。在本实施例中，NOR门442和晶 体管444的电路组合构成电流禁止装置，用于禁止通过晶体管436、 438 和440的电流路径。现在描述感应电路404的常规低功率模式和禁止模式。在装置开始启 动时，假设信号POWER—SAVE*和PWR—OK^均在逻辑高电位以保持晶 体管430和434打开，输出信号OUT在逻辑低电位。因此，电流源电路 的两个分支(晶体管430和434)被打开，以增加电流消耗为代价将感应 速度最大化。在信号POWER—SAVE*和PWR—OK^均处于逻辑高电位情 况下，NOR门442的逻辑低电压输出打开晶体管436并使晶体管444和 448保持关闭。最后，节点"n"上升到临界电压水平，OUT将升至逻辑 高电压水平。在图9中，信号PWR—OK将从逻辑低电位变至逻辑高电位， 以指示Vdd电压水平已经达到所需最小电压水平。因此，PWR—OKN寻变 为逻辑低电压水平以关闭晶体管430并禁止第一个电流路径。现在认为 Vdd是稳定的，不再需要用于Vdd监控运行模式的快速电路反应，电流消 耗量因而减小。因此，由于PWR—OK信号的反々贵，感应电路404自己进 入一个低功率监控模式。假设电路目前运行于Vdd低功率监控模式，转换到省电模式将在感应 电路404中更节约功率。在省电模式，POWER—SAVE"皮设置为低电压水 平。这将关闭晶体管434,且经过NOR门442关闭晶体管436并打开晶体 管444和448。然后晶体管444关闭晶体管428和432，同时晶体管448 关闭晶体管420和422。虽然节点OUT浮动(float),但因为在省电冲莫式 时状态保持电路208保持信号PWR—OK处于逻辑高电压水平，所以OUT 的电压水平就不重要了。可选的，可应用另一个p-沟道晶体管以在禁止 模式拉升节点OUT至Vdd电压水平，该p_沟道晶体管源端连接至Vdd 功率干线，漏端连接至节点OUT,栅极端连接至晶体管448的栅极端。另 一个可选方案可以是一个n-沟道晶体管以在禁止模式拉低节点OUT至 Vss电压水平，该n-沟道晶体管的源端连接至Vss干线，漏端连接至节 点OUT，栅极端连接至NOR门442的输出端。依据禁止模式中OUT状 态的特定需求其它的修改也是可能的。感应电路404的一个优点在于其用于构建常规和低功率监控模式的晶 体管数量最小。如图2先前所示，现有技术中构建的类似电路包括双重差 分放大器电路。相反的，感应电路404应用一个单差分放大器电路，其具有一个电流源电路，可可选择性地控制可用于节省硅面积的差分放大器电 路所用的电流量为进一步描述图10所示的可选择性电流源电路技术提供的节约硅面 积的优点，已将图2的现有比较器电路修改为如图11所示，以用单个差 分放大器电路来运行。图11是一个低功率比较器电路的电路示意图，设计该电路以在低功率消耗模式和高速运行模式之间有选择性的运行。比较器电路500包括一 个差分放大器电路，该电路由以电流镜结构排列的p-沟道晶体管502和 504、 n-沟道输入晶体管506和508、和n -沟道电流源晶体管510和512 组成。将由传输门516和下拉晶体管518组成的低功率逻辑电路包括进控 制晶体管510。晶体管504和508的共同端子连接到节点VOUT,晶体管 506的栅极端连接到参考电压VREF,晶体管512的栅极端连接到偏压 VBIAS。晶体管510的栅极端通过受控于互补信号SLEEP和SLEEP"勺传 输门516有选择性的连接到VBIAS。晶体管510的栅极端通过其栅极端连 接至信号SLEEP的n-沟道下拉晶体管518进而耦合到地。偏压产生器电 路产生VBIAS，该电路包括串联连接在功率干线Vdd和Vss之间的p-沟 道晶体管520和二极管连接式n-沟道晶体管522。在本实施例中，优选 电流源晶体管512的尺寸以比晶体管510汲取更少的电流。但是晶体管510 和512可以根据电路特点的需要以不同方式选择其尺寸。电流源中的电流值和电流镜的尺寸比例决定比较器电路500的响应时 间。在快速模式，比较器电路500需要一个相对大的电流以获得一个快速 响应时间。例如，在快速运行模式，晶体管510和512均^皮打开，而SLEEP 信号处于逻辑低电压水平。但是在睡眠模式，当SLEEP信号被设置为逻 辑高电压水平，禁止晶体管510能够减小运行电流。这是由通过SLEEP 信号的逻辑高电压水平关闭传输门516并激活下拉晶体管518而获得的。 在省电模式，状态的快速变化未必关键，但是比较功能必须保持。本领域的任一技术人员可清楚地看到，图11的比较器电路500具有 的优点之一，是能够使用差分放大器电路以在常规和睡眠模式下产生信号 VOUT,进一步节省相当数量的半导体面积。图12是根据本发明的一个实施例的可选比较器电路的电路示意图。 比较器电路600不同于图11的比较器电路500,尤其是激活晶体管510和 512之一的构造上。更具体言之，该功率控制电路进一步包括用于选择性地耦合VBIAS到晶体管512栅极端的传输门602、和连接到晶体管512栅 极端的下拉晶体管604。当SLEEP信号处于逻辑低电压水平时，传输门 602自晶体管512断开VBIAS (对应于常规运行模式)；当信号SLEEP处 于逻辑低电压水平时，通过信号SLEEP^^打开下拉晶体管604。而且，晶 体管510和512能够被设定尺寸以优化常规运行模式和睡眠运行模式下的 速度和功率消耗。上述的启动电路100、 200、 300和400是能够在省电运行才莫式下有选 择的关闭分压器电路从而节约大量直流功率的电路的例子。所有启动电路 实施例的共同特点是，通过切断Vdd和Vss功率干线间的经过分压器的电 流路径来节约功率，但是维持芯片剩余电路的活动电压水平PWR一OK信 号。可以有选择性的禁止分压器电路，可以包括一个可选的恢复电路以在 退出省电模式回到常规模式时将启动电路节点驱动至它们的原始电位。图9、 10和11所示的可选电流源电路技术可应用于多模式比较器电 路以在省电运行模式进一步减少功率消耗，同时最小化构建多模式功能所 需的晶体管元件的数量。上述低功率启动电路技术可应用于存储装置，例如DRAM、嵌入式 DRAM、 SRAM、嵌入式SRAM、 Flash和具有在低功率消耗模式下可运行 的电路的其它非挥发性存储器。而且，非存储装置例如微控制器、微处理 器和具有任一低功率模式类型的电路系统和IP模块，能够应用上述启动 电路技术。本发明的上述实施例仅作为例子。本领域的技术人员可以在不背离本 文随附的权利要求限定的发明保护范围的情况下，变更、修改和变化特定 实施例。
权利要求
1.一种启动电路包括功率检测器电路，其用于计算电源电压水平并产生输出信号指示所述电源电压水平至少处于预设电压水平，所述功率检测器电路至少具有一个可在低功率运行模式被选择性地禁止的电流路径；控制电路，其用于维持所述启动输出信号的值，同时至少一个电流路径被禁止。
2. 如权利要求1所述的启动电路，其中至少一个电流路径包括耦合在 电源电压水平和地之间的分压器电路，所述分压器电路具有感应节点耦合 至所述输出信号。
3. 如权利要求1所述的启动电路，其中所述功率检测电路进一步包括 延迟电路，其用于响应感应节点达到所述预设电压水平延迟所述输出信号 的产生。
4. 如权利要求1所述的启动电路，其中所述输出控制电路包括锁存电路。
5. 如权利要求2所述的启动电路，其中所述输出控制电路包括 逻辑门，其用于提供所述输出信号，所述逻辑门响应保持信号保存所述输出信号；状态保持电路，其用于在所述低功率运行模式下产生所述保持信号。
6. 如权利要求5所述的启动电路，其中所述状态保持电路在所述低功 率运行模式接收省电信号。
7. 如权利要求6所述的启动电路，其中所述功率检测器电路包括感应 电路，其用于感应所述感应节点的所述预设电压水平。
8. 如权利要求7所述的启动电路，其中所述感应电路包括耦合至电流 源电路的差分感应放大器电路，用于选择经过所述差分感应放大器电路的 电流，所述电流源电路响应所述低功率运行模式而被有选择性的禁止。
9. 如权利要求2所述的启动电路，进一步包括恢复电路，其用于通过 驱动至少 一个耦合在所述电源电压水平和所述感应节点之间的驱动电路 来复位所述感应节点。
10. —种启动电3各，包括分压器，其耦合至电源电压水平且具有感应节点，所述感应节点跟踪所述电源电压水平；感应电路，其用于感应所述感应节点的电压水平，并产生对应于处于高于和低于预设电压水平之一 的所述感应节点的中间信号； 输出电路，其用于响应所述中间信号产生输出信号； 电流禁止装置，其用于在低功率运行模式切断所述分压器和所述感应电路中至少一个的电流路径；和状态保持电路，其用于保存所述输出信号的值，同时所述电流禁止装置禁止所述电流路径。
11. 如权利要求IO所述的启动电路，其中所述电流路径响应3个低功 率模式信号中的至少一个而被禁止。
12. 如权利要求11所述的启动电路，其中所述3个低功率模式信号包 括睡眠信号、低功耗信号和功率监控信号。
13. 如权利要求IO所述的启动电路，其中所述输出信号被反馈以用于 禁止所述分压器中的电流路径。
14. 如权利要求IO所述的启动电路，其中所述输出信号被反馈以用于 禁止所述感应电路中的电流路径。
15. 如权利要求IO所述的启动电路，其中所述输出电路包括锁存器以 锁存所述输出信号。
16. 如权利要求IO所述的启动电路，其中所述分压器包括串联连接在 所述电源电压水平和地之间的所述电流禁止装置和电阻器装置，所述电阻 器装置包括所述感应节点。
17. 如权利要求16所述的启动电路，其中所述电阻器装置包括连接于 所述电流禁止装置和所述感应节点之间的二极管连接式晶体管，和连接于 所述感应节点和地之间的电阻器。
18. 如权利要求16所述的启动电路，其中所述电流禁止装置包括晶体 管，其用于在所述低功率运行模式自所述电阻器装置解耦所述电源电压水 平。
19. 如权利要求IO所述的启动电路，其中所述感应电路包括反相器。
20. 如权利要求10所述的启动电路，其中所述感应电路包括 差分放大器，其用于比较所述感应节点与参考电压，并产生所述中间信号^ 和电流源电路，其用于选择通过所述差分放大器的电流，所述电流源电路可在常规运行模式和所述低功率运行模式之间运行。
21. 如权利要求20所述的启动电路，其中所述电流源包括可在常规运 行模式下使能的第 一 电流分支和第二电流分支，所述第 一电流分支包括所 述电流禁止装置以在所述低功率运行模式下禁止通过所述第一电流分支 的电流路径。
22. 如权利要求21所述的启动电路，其中所述输出信号被反馈至所述 电流源电路以禁止所述第二电流分支。
23. 如权利要求21所述的启动电路,其中所述电流源包括偏压电路， 其用于为所述第一电流分支和所述第二电流分支中的每一个提供偏压，所 述偏压电路包括所述电流禁止装置，所述电流禁止装置用于在所述低功率 运行模式下禁止通过所述偏压电路的电流路径。
全文摘要
本发明涉及一种启动电路，其在省电模式下减小功率消耗，且该电路能够保持一个指示电源电压正常的活动标记信号。其实现方式是通过在省电模式下关闭启动电路，并使用一个状态保持电路用于响应低功耗信号以维持活动标记信号。该状态保持电路响应该启动电路的一个内部节点以在该内部节点已达到一个预设电压水平时产生该活动标记信号。该低功耗信号可以是一个睡眠模式信号和一个深度低功耗信号中的一个或两个。该状态保持电路包括一个覆盖电路用于在省电模式维持该活动标记信号，和一个恢复电路用于当退出省电模式时快速复位启动电路内部节点中的至少一个。
文档编号G06F1/32GK101278459SQ200680036392
公开日2008年10月1日 申请日期2006年8月18日 优先权日2005年9月30日
发明者P·佛兰森科, 潘弘柏 申请人:莫塞德技术公司