专利名称：等振幅方向性耦合式总线系统的利记博彩app
技术领域：
本发明涉及在信息处理装置中用于在多处理器和存储器等的元件间(例如由CMOS等构成的数字电路间或者其功能块间)的信号传送技术，特别涉及把多个元件与同一传送线连接进行数据转送的总线传送的高速化技术。
背景技术：
为了连接多个节点高速转送数据，配线的传输延迟时间不可忽视。特别是在DDR-SDRAM(Double Data Rate Synchronous DRAM)中数据的动作频率相对地址的频率是2倍，因总线配线上的分支配线的反射噪声的影响难以高速化。作为解决它的方法有特开平07-141079(USP5638402)“非接触总线”、特开2001-027918(US申请中09/570349)“方向性耦合式存储器模块”、特开2001-027987(US申请中09/569876)“方向性耦合式总线系统”。
图2展示特开平07-141079的方向性耦合式总线的构成。
这是通过使用后方串扰(crosstalk)即从采用方向性耦合器的NRZ信号向RZ信号转换进行两节点间的数据转送。即是使用两线间即配线20和20-1～20-4之间的后方串扰转送总线主控器10-1和受控器10-2～10-4之间的转送的技术。它适用在总线主控器10-1和受控器10-2～10-4之间的转送，即适用于存储器和存储器控制器之间的数据转送。在此例子中，与总线连接的方向性耦合器是同一形状，这些方向性耦合器的耦合系数(KB)以及耦合长度L1～L4也是一定的。
以下，在以往例特开2001-027918“方向性耦合式总线系统”中，通过使主线20折叠以多层构成方向性耦合器实现高密度化。此例子也是方向性耦合器的耦合长度为一定。
在特开2001-027987“方向性耦合式存储器模块”中，把来自存储器控制器的配线(主线)引入存储器模块内对它在存储器模块内构成方向性耦合器。即使在此例子中也是与存储器总线连接的存储器模块是同一形状，存储器模块内的方向性耦合器的耦合系数(KB)/耦合长度也是一定。
在这些以往例子中具有方向性耦合器的长度是一定的特征。其理由如下。
一般，在驱动脉冲的上升时间比方向性耦合器的往复传输延迟时间短时，方向性耦合器生成不依赖于耦合长度的后方串扰信号量。因此，不依赖于长度的输入电压和后方串扰电压的比为一定。在图2中，如果可以忽略来自MC1的驱动波形在配线20上传送时的衰减，则在配线20-1～20-4中的后方串扰信号的生成量一定。
因此，在以往的技术中如果把生成各个串扰的方向性耦合器长度设置为L1～L4则一定是L1＝L2＝L3＝L4，为了实现同样的方向性耦合器的耦合系数，方向性耦合器的配线间隔也一样。此配线间隔和长度在一定的方向性耦合器中对于任何总线受控器都生成几乎同样的信号量。
如上所述在使用方向性耦合器的此前的以往技术中，在所使用的总线内方向性耦合器的耦合长度是一定的，确定耦合系数(Kb)的2条线路间的间隔也是一定的。
即使是这样的技术，在主线的数据转送速率是数百Mbps左右的高速转送速率下也不会发生任何实用上的问题。这是因为方向性耦合器对于动作频率生成了充分大的信号量的缘故。
但是，本发明人开展了用于进一步使应用于存储器系统时的总线性能高速化的研究，研讨了主线的数据转送速率达到数Gbps或者超过它的超高速转送速率的XTL耦合方式的存储器系统，其结果发现了随着NRZ→RZ信号转换产生RZ变换信号波形的钝化和随之产生的主控器近距离侧存储器和主控器远距离侧存储器的RZ变换信号的振幅值差和伴随高速化的抖动量增加这样的新问题。
此前的方向性耦合器的耦合长度的确定方法如下。
在图2中例如考虑主线20和配线20-1构成的方向性耦合器。把配线20称为主耦合线路，把20-1称为副耦合线路。驱动脉冲在使主耦合线路20从图面上左向右行进的情况下，在副耦合线路20-1的左端(近端)上生成后方串扰。当方向性耦合器是如包围在电源平面那样构成的带状线路的情况下，在右端(远端)发生的前方串扰小到可以忽略，即使是单面由空气层构成的微带线路的情况下也可以用终端电阻吸收。
如果设驱动脉冲的上升时间为Tr，副耦合配线20-1的传送延迟速度为Vp，传送延迟时间为Td，配线长度为L，则在式(1)的条件下方向性耦合器生成近端串扰信号是2Td的信号，此时的信号振幅最大。
Tr≤2*Td (1)Td＝L/Vp (2)因此，生成最大的后方串扰的方向性耦合器的耦合长度是如式(3)那样的关系，在等号成立时为最短。如果对于驱动脉冲在主耦合线路中传送的最大上升时间Tr式(3)成立，则图2的各副耦合线路20-1～20-4在其近端生成等量的信号。
L≥1/2*Tr*Vp (3)如特开平2001-027918的第3个问题说明的那样，包含在驱动脉冲中的高频成分因配线的表皮效应、介电损耗致使衰减增大，因此上升时间从MC1看存在越远的方向性耦合器越长的现象。因此，在此前的以往例子中，利用耦合长度(L)与长的Tr一致、不一致利用前方串扰。
在多数情况下，为了以高精度制造方向性耦合器，在方向性耦合器中使用在多层基板的内层中构成的带状线构造，不能利用前方串扰。因此，在图2中，确定L1～L4使得L4满足式(3)，L1～L3也比所希望的长。
进而，判明由于传送信号高速因而由方向性耦合器产生波形钝化，符号间干涉变大。图3作为一例，展示(A)500Mbps时的数据转送时的驱动脉冲和串扰信号，(B)1Gbps动作时的驱动脉冲和串扰信号。在驱动脉冲传送的情况下，在与上升和下降相应的时刻生成正和负的脉冲。在串扰波形中，正也好负也好都是三角波波形，而三角波的下降一方比上升一方慢。
如果用示波器详细观察串扰信号波形，则知道在其下降部分的波形中有拉尾巴的部分。把此部分称为尾部。认为有此尾部的原因是因驱动脉冲和串扰信号各自在方向性耦合器中传送时产生的波形钝化产生的，这是因为包含在信号中的高频部分因配线的表皮效应、介电损耗致使衰减大的缘故。因此衰减是距离越长越显著。
在图3(A)中，正脉冲的尾部因为在周期(T)2ns的范围内收敛，所以对于负脉冲没有影响。但是，如图3(B)所示，如果周期为1ns，则对于具有同样配线长度的方向性耦合器正脉冲的尾部引起和下一负脉冲的干涉。这是2个信号(符号)之间的干涉被称为符号间干涉(ISIInter Symbol Interference)的现象。因此，如果比较在负脉冲的1个周期前有数据的情况和没有数据的情况，则在有数据的情况下，因为是以在前一数据上重叠的形式生成信号所以在波形中产生偏移。此偏移成为抖动的原因。这是因为在图2的各总线受控器10-1～10-4中在串扰波形到达时，在接收器规定的阈值电压下产生与前一数据相应提前或延迟的缘故。
此抖动妨碍了高速化。另外，在图2中，随着来自脉冲总线主控器1的驱动脉冲(NRZ信号)向远方去，因表皮效应等上升迟钝。因此，在方向性耦合器的副接合线路20-1～20-4中生成的信号越远尾部越长，在耦合长度不满足式(3)时串扰信号量变小。
例如，与向总线受控器10-1传送的信号相比，向总线受控器10-4传送的信号一方信号量小，并且波形钝化。
进而，在接收器内发生的抖动也大。究其原因，是在总线受控器10-1～10-4内的接收器中输入不同的波形。一般，当接收器没有充分增益的情况下，接收器因其输入信号的大小不同在噪声的灵敏度、通过接收器的延迟时间存在差异。因此，总线受控器10-1～10-4内的接收器因为输入信号波形不同，所以在噪声灵敏度、延迟时间上存在差异。因此，当转送高速数据的情况下，此噪声灵敏度、延迟时间差影响接收器的动作，成为抖动的原因。
本发明的目的在于即使主线的数据转送速率是超高速，也可以确保可靠进行信号写入/信号读出那样的定时容限。即，使信号量为一定减小抖动。由此提供一种可以高速动作的存储器系统。
在本发明中，第1个课题是随着高速化符号间干涉增大，因为因方向性耦合器的位置不同驱动脉冲的延迟时间不同，所以抖动量也因方向性耦合器的位置不同而不同。因此，第1目的是通过不管方向性耦合器的位置如何都使因方向性耦合器发生的抖动为一定，使系统整体的定时容限(timing margin)为一定。
在总线主控器1和总线受控器10-1～10-4之间的数据转送中，去掉因配置产生的信号波形的振幅差。由此，通过把接收器抖动抑制得低，把噪声灵敏度设置为一定可以实现进一步的高速化。
在本发明中第2个课题是在如存储器模块那样因系统构成原因方向性耦合器的耦合长度未能充分取得或者必须在等间隔上配置总线受控器的情况下，配置方向性耦合器的耦合长度为最大，因此耦合长度也不得不一定。因此，如第1课题那样在受控器间产生的信号量不同成为抖动的原因。第2目的是在如存储器模块那样的等间隔上配置不采纳总线受控器间隔的状态下，使在每条总线受控器中生成的串扰信号量为一定。
本发明的第3课题是由于依赖于方向性耦合器的生成波形包含尾部，因而尾部自身随着高速化成为抖动的原因。第3目的在于通过去除此尾部，使信号振幅为一定可以减少抖动。
作为解决第1课题的方法，是根据流过方向性耦合器的信号的钝化改变耦合长度使生成信号一定。通过对钝化少的波形减少耦合长度，对钝化大的信号增加耦合长度实现。
作为解决第2课题的方法，即使如存储器模块那样因系统构成不同而不能充分取得方向性耦合器的耦合长度或者必须在等间隔上配置总线受控器的情况下，为了把在每条总线受控器中生成的串扰信号量设置为一定，调整方向性耦合器的耦合系数，因此从MC看使方向性耦合器的配线间隔越向远方越窄。
作为解决第3个课题的方法，是在驱动脉冲中加入消除尾部那样的波形。例如如果是上升信号，则通过如消除尾部那样从该上升时间开始不久重叠下降的信号实现。此下降信号由与总线受控器连接的方向性耦合器的位置、上升时间尾部的波形对每个受控器调整。通过消除此尾部，可以使信号振幅为一定消除抖动。
图1是说明实施例1的图。
图2是以往技术。
图3是以往技术的波形(500Mbps)和以往技术的波形(1Gbps)。
图4是模块的方向性耦合器长度和由方向性耦合器生成的信号振幅。
图5是波形的定义。
图6是调整了实施例2的配线间隔后的方向性耦合器式总线。
图7是实施例2的方向性耦合器(鸟瞰图)。
图8是实施例3的方向性耦合器式总线。
图9是实施例4的方向性耦合器式总线。
图10是实施例5的方向性耦合器式总线(存储器系统)。
图11是实施例6(使用折回(折叠)配线的主线)。
图12是在模块内使实施例7的主线折回的存储器总线。
图13是调整方向性耦合器的耦合长度和耦合系数的方向性耦合器式总线。
图14是用于取消尾部的驱动器电路4。
图15是用于取消尾部的驱动波形和符号间干涉降低的串扰波形。
图16是方向性耦合器式总线(鸟瞰图)。
具体实施例方式
用图1说明实施例1。这是构成存储器系统的实施例。
1是具有存储器控制器控制机构的LSI芯片(以下MCMemoryControllor)。10-1～10-4是存储器芯片(DRAM)。在图1中，是4个存储器和MC1进行数据转送，但大于等于4个或者小于等于4个也具有同样的目的和效果。
20是从MC1引出的配线(主线)在远端通过终端电阻30(Rtt)进行终端整合。配线20-1～20-4和主线20在接近位置上平行配置，分别与主线20的一部分构成方向性耦合器。此配线20-1～20-4因为是构成方向性耦合器的另一配线所以被称为副耦合线路。从副耦合线路20-1～20-4的MC1看远端被终端整合，近端分别向DRAM10-1～10-4配线。各终端电阻30、30-1～30-4用低阻抗连接在终端电压(Vtt)上。
在此把方向性耦合器的耦合长度，即主线20的一部分和副耦合器20-1～20-4的平行配线长度分别用L1～L4表示。
在图4中表示通过电路解析模拟得到传递到图1的构成中的DRAM10-1～10-4的信号振幅的解析结果。解析条件中，首先，驱动脉冲从MC1输出由32种模式的随机脉冲组成。由此包含符号间干涉(ISI)的效应。动作频率是1.3Gbps。图4的横轴表示各方向性耦合器的耦合长度Li(在此，用Li代表L1～L4)，纵轴表示已生成的峰值电压Vsw。
图5表示波形的定义。图5(A)表示驱动波形，图5(B)把DRAM输入单元中作为波形的串扰信号(coupler signal)波形、DRAM输入单元中的信号振幅表示为Vsw，把在峰值单元中的电压变动表示为Vv，把阈值电位表示为Vth，把在Vth中的抖动表示为Tj。图4中的实线表示在DRAM10-1中的与长度Li相对生成的信号峰值电压，虚线表示在10-4中的与长度Li相对生成的信号峰值电压。
从图4可知如果是同样的耦合长度Li则在DRAM位置上接近MC1一方信号振幅大。例如为了生成在DRAM10-1中的信号振幅Vsw是200mV，最好是L1＝17mm，但在DRAM10-4中知道需要L4＝25mm。
由于设计容易，因而在用5mm间隔构成耦合长度Li的情况下，在此模拟中以下的长度对于各DRAM10-1～10-4在式(4)的条件下可以确保大致相等信号量的200mV。
L1＝15mm、L2＝20mm、L3＝20mm、L4＝25mm (4)在以往技术中因为把全部的耦合长度设置为25mm，所以对于DRAM10-1是260Mv，对于DRAM10-4是200mV和60mV也不同。
因此，2个DRAM内的接收器的延迟时间不同减少了定时容限。在一设计例子中相对输入振幅电压差是100mV，接收器的延迟差因为是约110ps，所以60mV意味有66ps的延迟差异。另外，这种情况下因为方向性耦合器的抖动量Tj是137ps，所以如果合计它和接收器延迟差异则差异为203ps。
与此相反在本实施例中，用1.3Gbps驱动随机脉冲，DRAM10-1～10-4的全部电压大致相等，并且在方向性耦合器中的抖动量的最大值根据模拟结果是115ps，与以往技术相比知道即使考虑接收器偏差也小88ps。这相当于动作周期的10％，可以说可以确保此部分定时容限或者此部分高速化。
这样通过如式(4)所示根据信号量调节各方向性耦合器的长度可以抑制信号量变动，还可以抑制抖动。因此，可以抑制各DRAM10-1～10-4内的接收器的延迟量差并可以增加总线的定时容限。即，可知在总线的高速化中有效果。进而，因为不需要使DRAM10-1～10-4的各间隔和最长的10-4的方向性耦合器长度一致，所以可以使DRAM10-1和10-2之间、10-2和10-3之间狭窄。可以说这样实现了高密度化。
作为实施例2，用图6、图7说明使方向性耦合器的耦合长度一定而通过改变配线间隔使生成信号量为一定的构成。
图6的构成要素因为和图1的构成要素一样所以只说明差异。副耦合配线20-1～20-4具有同样长度。但是构成方向性耦合器的主线20的一部分和副耦合器20-1～20-4的平行配线的间隔不同。现在，把副耦合配线20-1和主线20的配线间隔设为w1，同样把副耦合配线20-2～20-4和主线20的配线间隔设为w2、w3、w4。当代表配线间隔显示的情况下第i的意义表示wi。
图7展示被设置在打印机基板10内的方向性耦合器的鸟瞰图。正方体是金属导体。构成方向性耦合器的主线20和旁边的副耦合配线20-1保持w1的间隔配线，主线20和副耦合配线20-2保持比w1窄的w2是间隔配线。在图7中是因为配线在上下两方被电源层包围，所以用带状线构成的图，对于一方和空气层只有单面保持电源层的微带状线以下的理论也成立。
配线间隔wi不同的方向性耦合器耦合度不同。即，间隔wi宽的一方耦合度小。这是因为在2条线路间的容量性耦合、介电性耦合都小的缘故。图7虽然是在横方向上构成方向性耦合器，但在纵向上也一样。
方向性耦合器的耦合度Kb如(5)那样定义。
Kb＝(在方向性耦合器的附近的信号发生量)/(主耦合线路的驱动脉冲电压) (5)如在以往技术中记述的那样它被称为后方串扰系数，在驱动脉冲的上升时间比方向性耦合器的往复传送延迟时间短时取一定值。这种情况下，在图7的配线构造中，如果表示为2线路的静电容量行列[C]、阻抗行列[L]，则有以下式子那样的关系。在此，用下标ij表示各行列的要素。
Zod＝Sqrt[(L11+L12)/(C11+C12)] (6)Zev＝Sqrt[(L11-L12)/(C11-C12)] (7)Kb＝1/2{(Zev-Zod)/(Zev+Zod)}(8)在此，Sqrt表示平方根。后方串扰系数Kb用[C]、[L]的要素表示。
在图6中，在主线20构成方向性耦合器的区间中为了方便进行划分，按照接近MC1的顺序设置为区间1、2、3、4。把进入i区间的驱动脉冲的衰减量设置为αi，用Kbi表示第i个区间的方向性耦合器的耦合度。如果把入射到主线20的区间1中的驱动脉冲设置为V0，则在区间i的副耦合线路近端上生成的信号量Vi用式(9)表示。
V1＝Kb1*V0V2＝Kb2*V0*α1V3＝Kb3*V0*α1*α2V4＝Kb4*V0*α1*α2*α3Vi＝Kbi*V0*Пi(αi)(9)在此，Пi(αi)＝α1*α2*α3......*αi。衰减依赖频率成分不同，因表皮效应和电导损耗高频成分大。即，在主线20传送的NRZ信号的转移部分(上升部分，下降部分)中有许多高频成分，这是因为规定了在方向性耦合器的副耦合线路近端部分上生成的信号的峰值，所以自然把此转移单元的衰减量设置为α。另外，反之，把各方向性耦合器的耦合度Kb设置为相同引起的信号Vi和Vi+1的比可以说与αi大致相等。
从式(9)可知，如果调整Kbi使得形成“Kbi*П(αi)＝一定”，则副耦合线路近端部分的信号生成量大致相等。在本实施方式中因为方向性耦合器的耦合长度是一定，如果假设以αiα，则只要满足式(10)即可。
Kbi＝1/(α^(i-1))(10)在此，记号”x^i表示x的i次方。在1Gbps左右的数据转送中虽然衰减不能忽略但因为没有那么大，所以被设置为α＝(1-x)，在此因为x＜＜1，所以式(10)可以变形为式(11)。
Kbi＝1/((1-x)^(i-1))＝Kb1*(1+(i-1)*x)(i＞1) (11)和图1一样，通过模拟电路解析的结果，当方向性耦合器的Kb相等耦合长度是25mm的情况下，衰减率α大致是0.9，x为0.1。
因而，以如把Kb2改变为Kb1的1.1倍，把Kb3改变为Kb1的1.2倍，把Kb4改变为Kb1的1.3倍那样改变配线间隔wi的方式进行模拟。此时的wi的值是式(12)的值。
w1＝0.160mm，w2＝0.135mm，w3＝0.15mm，w4＝0.1mm(12)从模拟的结果可知，DIMM之间的Vsw的偏差，相对于使wi一定的情况下的61mV，本实施例是28mV约为1半。进而，总线配线的抖动大致相同是100ps。
因此，因为虽然在总线配线抖动中降低效果不太大但在DIMM之间对接收器的输入振幅的偏差小，又因为接收器的延迟时间的偏差小，所以可知在高速化中有效。
用图8说明实施例3。本实施例是在使用具有实施例1的不同耦合长度的方向性耦合器的情况下也把模块间隔设置为一定的实施例。
DRAM10-1～10-4被安装在分别用60-1～60-4表示的划点器板上，经由连接器50-1～50-4与母板100连接。在母板100上安装MC1，形成主线20、和其一部分构成方向性耦合器的副耦合线路20-1～20-4。划点器板60-1～60-4安装有许多DRAM，但在图8中为了简单只表示了1个。
来自MC1的驱动脉冲在方向性耦合器的主线20中传送，由此方向性耦合器生成的信号经由连接器50-1～50-4被传递到DRAM10-1～10-4。其相反的数据信号的传送也一样。
在此，方向性耦合器的耦合长度和实施例1一样随着相对MC1远去而加长。但是，模块60-1～60-4的间隔在本实施例中一定。被安装在模块60-1～60-4上的DRAM10-1～10-4等在半导体的消耗电力大的情况下，装置需要具有用于散热的一定程度的间隔。而且，从散热的观点上模块间隔一定是因为热源均匀所以即使用风散热的情况下也具有安装结果简单的效果。因此，即使在方向性耦合器的耦合长度不同的情况下，模块间隔一定的装置是散热性好。在本实施例中在总线连接的MC1和DRAM10-1～10-4中可以使信号振幅相同，并且，对于高消耗电力DRAM还可以避免热的集中。
用图9说明实施例4。
在DRAM等转送数据的半导体中大多在其总线上除了具有数据信号外，还具有控制信号·地址信号(C/A信号)。本实施例是，在用方向性耦合器转送此C/A信号的情况下，在存储器模块内构成该方向性耦合器的例子。
在DRAM存储器模块中因为在有限的空间上安装许多DRAM芯片，所以调整DRAM的间隔困难。因此，当用方向性耦合器数据转送高密度的DRAM模块的C/A信号的情况下，如实施例2所示通过在每个耦合器中改变耦合系数，希望使生成的信号量一定。
在图9展示了存储器模块60内安装DRAM10-1～10-4，DRAM10-1～10-4和MC1的配线。20a是从MC1到连接器50的在母板100内使用的配线，与划点器板60内的配线20b连接。配线20b被终端整合，配线20b的一部分和副耦合线路21-1～21-4在划点器板60内构成方向性耦合器。与DRAM10-1～10-4连接的方向性耦合器具有如实施例2所示的耦合长度，但由于配线间隔不同因而分别改变耦合系数Kb。此Kb用和实施例2同样的比例确定。即，从MC1看使位于远方的方向性耦合器的耦合系数(Kb)大。因此，在方向性耦合器中生成传送到DRAM10-1～10-4的输入信号的振幅几乎相同，与不改变配线间隔wi的情况相比可以抑制信号振幅偏移和抖动。即，可知生成相等信号。因此，和此前的实施例一样具有降低抖动的效果。在本实施例中叙述了在C/A信号中使用方向性耦合器的情况，但对数据实施它也可以得到同样的效果。
用图10说明实施例5。在本实施例中是在用实施例4展示的存储器模块60转送数据的存储器总线中，在模块内实施C/A信号用的方向性耦合器，在母板100内实施数据信号用的方向性耦合器的例子。
存储器模块60-1～60-4在同样构成的模块基板上安装多个DRAM。用10-1～10-4代表各个DRAM。在模块中大致分为C/A信号用和数据信号用的管脚或者焊盘，这些信号用未图示的连接器连接。
C/A信号从MC1向各模块60-1～60-4配线，用23表示它们。数据信号从MC1向各模块60-1～60-4配线，用22表示它们。此数据信号的个数只相等于模块所具有的数据信号管脚数，在PC/服务器中使用的模块的情况下有32条、62条、72条、144条。而后由这些多个配线组成的数据信号用的配线构造大致相等。
图10是把存储器模块60-1～60-4垂直安装在母板100上的情况下的上面图，以标明配线构造为目的。从MC1向各DRAM10-1～10-4的数据信号配线22经由方向性耦合器发送接收，该方向性耦合器被构成在母板中。其耦合长度从MC1看按照近的顺序为L1、L2、L3、L4。此构成和实施例1相同，因此从MC1看远处的方向性耦合器的耦合长度长。
因此，数据信号的信号生成量对于任何DRAM都是大致同样的信号量，信号电压偏差、抖动小具有高速化效果。
对于C/A信号因为MC1和模块60-1～60-4一一对应，所以无论对哪个DRAM都是和实施例4大致相同的信号量，信号电压偏差、抖动偏差小在高速化中有效果。即，无论对于数据还是对于C/A信号都具有抖动降低的效果。
用图11说明实施例6。
此实施例是适用在通过折回配线高密度化主线的配线中生成相等信号量的方向性耦合器的例子。
20是从MC1引出的折回配线。在存储器模块60-1～60-4中安装多个DRAM，经由连接器50-1～50-4进行总线连接。从由MC1开始以近的顺序配置的模块60-1～60-4中引出的副耦合线路20-1～20-4，分别如图11所示按照副耦合线路20-1、20-4、20-3、20-2的顺序，以L1、L4、L2、L3的长度配置。在DRAM10-1中配线20-1以L1的长度连接，在DRAM10-2中配线20-2以L4的长度连接，在DRAM10-3中配线20-3以L2的长度连接，在DRAM10-4中配线20-4以L3的长度连接。在此，其特征为不是在距离MC1的远近上配置，而是在主线20的远近上配置方向性耦合器。
通过这样折回主线20并与之相对构成副耦合线路，在模块的高密度化的同时，由方向性耦合器生成的信号振幅也可以一定。另外，如果配置本方式副耦合线路20-2、20-3不重合，则可以缩短模块60-2和60-3的间隔L23。这是因为在此区间中没有方向性耦合器的缘故。
由此可以高密度地构成同样数量的存储器模块，并且可以构成生成相等信号量的方向性耦合器。
用图12说明实施例7。
本实施例是以在模块内折回主线的总线方式，如信号量相等那样构成方向性耦合器的例子。而且，是用2种方式构成存储器模块的种类的例子。
来自MC1的主线20经由母板100内的信号层和连接器50-1在模块60-1内被连接配线。模块60-1内的配线20和副耦合线路20-1、20-2构成方向性耦合器，与DRAM10-1、10-2连接。主线20在模块60-1内折回经由连接器50-1再次在母板100内的信号层上配线至连接器50-2。以下同样，主线20用母板上的终端电阻终结模块60-2、60-3、60-4内。在此，模块60-1、60-2是同样构成的模块，如果把2个方向性耦合器的耦合长度分别设置为L1、L2，则为L1≤L2。进而模块60-3、60-4是同样构成的模块，如果把此2个方向性耦合器的耦合长度设置为L3、L4，则具有L3≤L4的关系。2种模块间的关系为式(13)。
(L1≤L2)≤(L3≤L4) (13)通过这样构成，由于方向性耦合器的配线长度设置成和实施例1具有同样效果的串扰信号生成量，因而可以抑制抖动。因此，可以抑制各DRAM10-1～10-8内的接收器的延迟量差，可以增加总线的定时容限。即，知道在总线的高速化上有效果。
本发明是通过在连接器上插入模块进行总线连接的方向性耦合式存储器系统，即使构成为从MC1看使方向性耦合器的长度在越远处越长的情况下，通过把模块的种类限制为2种也可以达到削减成本和提高性能的两个目的。
作为实施例8用图13说明。
本实施例是以比此前的实施例更高速化为目的的例子。
其构成和实施例1大致相同，但方向性耦合器的构成不同。在本实施例中构成方向性耦合器的2条线路(主线20和各副耦合线路20-1～20-4)的配线间隔wi和耦合长度Li分别不同。
w1≥w2≥w3≥w4(14)L1≥L2≥L3≥L4(15)式(14)的配线间隔wi从MC1看近端的方向性耦合器一方打开，因此后方串扰系数Kb是远端一方大。但是，此Kb的差消除了驱动脉冲信号随着在主线20中传送发生钝化的效应。另外，耦合长度Li在实施例1中越向远端越长但在本实施例中越向远端越短。这是因为越向远端驱动脉冲越钝，所以越向远端生成的尾部也越长。因此，为了抑制因驱动器脉冲波形钝化引起的尾部增大和抖动增加，要缩短耦合长度Li。当然因为进行和实施例1完全相反的动作，所以伴随耦合长度Li的现象的信号量也减少，但这可以通过增大耦合系数Kb补偿。即，通过如式(14)、(15)那样构成耦合长度Li和配线间隔wi生成的串扰信号具有同等程度的信号振幅和信号时间宽度，因此，可以抑制由配线引起的抖动的增加以及接收器的延迟时间抖动。因此，与实施例1比较更适宜进行超高速的数据传送。
作为实施例8用图14说明。
图14是涉及被安装在此前的实施例1～7的MC1或者DRAM10-1～10-4上的半导体元件的驱动器4的图，本实施例的目的在于通过消除尾部抑制抖动。
在叙述本实施例构成前使用波形用图15说明抖动降低的原理。
如图3所示那样当进行高速数据转送的情况下，在总线配线中的符号间干涉主要是由于串扰信号的尾部与接着后面的数据重合产生的。因此，如果从串扰信号中减小尾部则可以减少作为总线的符号间干涉的抖动量。
图15是用于减小此尾部的驱动脉冲(A)和串扰信号波形(B)。虚线70是和图3(B)的驱动脉冲同样的以往技术的波形，直至时刻tod前与实线重合。实线80是在本实施例中的驱动脉冲。
在时刻“t0”在振幅V1下被驱动的脉冲在时刻tod后用(-α*V1)驱动与数据反极性的脉冲。在此α是系数大致是10～20％。图15是驱动从L到H的波形的说明图，同样当从H到L的情况下与数据反极性的(+α*V1)在tod后被驱动。
相对此虚线驱动脉冲70的串扰波形如图15(B)的虚线波形75所示，相对图15(A)的实线驱动脉冲80的串扰波形如图15(b)的实线波形85所示。波形75和85在时刻tod前重合。这是因为在tod前在方向性耦合器中传送的驱动脉冲70、80相同的缘故。但是，在时刻tod以后实线的驱动脉冲80是反极性，因为进一步以振幅(-α*V1)驱动所以根据它即使是方向性耦合器也生成反极性的信号，它和虚线的波形75重叠。因此重叠的波形在时刻(tod+tr)后为最大(-α*VP)，它与虚线的波形75重叠如实线波形85那样尾部小。在此，Vp是由方向性耦合器生成的串扰的最大值，在式(1)成立时和式(9)一样具有Vp＝Kb*V1的关系。tr是驱动脉冲的上升时间，在此时刻串扰波形为最大值。
如上所述如图15的实线波形80所示通过生成驱动波形可以使串扰的尾部为最小，减少总线的符号间干涉，它降低抖动有助于高速化。
实现此波形的驱动器是图14。图14以驱动器4的最终段的电路构成为中心记述。在本实施例中用C-MOS的推挽驱动器构成，但即使是open-dorain型接口当然也可以构成图15那样的波形。
在图14中最终段的驱动器由晶体管M1～M4构成，用数据信号(DATA)和输出起动(OE)信号控制对输出pad5进行的数据输出。OE被反相并根据数据信号(DATA)晶体管M1～M4输出，但这些晶体管中M3、M4只在某一定时间被驱动。这由延迟电路90、91和“异”X1、X2控制。即，晶体管M2和M4或者M1和M3根据数据信号同时被驱动，但因为根据延迟电路90、91，X1、X2的输入相等，所以使晶体管M3、M4反相。在此，因为与图15(B)的α相当的是晶体管M3、M4的漏源间阻抗，所以通过调整此晶体管的栅极宽度还可以控制此α。
此延迟电路90、91由延迟保持电路(寄存器)92、93调整延迟时间。延迟电路90、91的构成是串联连接多个微小延迟元件，通过用开关切换它们的输出，可以使信号延迟。延迟电路90、91因为可以根据寄存器92、93的值用开关选择连接某几个微小延迟元件，所以可以离散地并且连续地调整延迟量。在此寄存器92、93中保持发生和图15的tod大致相等的延迟时间那样的值。
因为只在与此延迟电路90、91相当的时间驱动M1和M3或者M2和M4，所以只在此期间驱动器阻抗小，为如图15(A)的波形80所示。
此驱动器4在图1的MC1的信号输出电路中使用，在记录时对各DRAM10-1～10-4，MC1如图15(B)的波形80那样驱动。由此在各方向性耦合器20-1～20-4中因为尾部减少所以符号间干涉减少定时容限增加。即可以高速动作。
同样对于DRAM10-1～10-4也使用驱动器4在读出时如图15(A)的波形80所示那样输出。因而在各方向性耦合器20-1～20-4中因为尾部降低所以符号间干涉减少定时容限增加。即可以高速动作。
在此，用图16说明tod的设定。
和图10一样在被安装在母板100上的MC1和被安装在存储器模块60-1～60-4上的存储器10之间进行数据转送，C/A信号用配线23进行数据转送，数据信号用配线22进行数据转送。在此，用被构成在母板100上的方向性耦合器发送接收数据，用被构成在存储器模块60-1～60-4上的方向性耦合器传送C/A信号。在数据信号中方向性耦合器对于模块60-1～60-4在母板100内构成耦合长度L1、L2、L3、L4，但此耦合长度L1～L4和实施例1一样由式(4)确定。因此没有因相对MC1近或者远产生的信号生成量的差异。在MC1和存储器10中装入图14所示的驱动器，在驱动时可以驱动图15的实线80那样的波形。虽然是tod的设定，但分为MC1和存储器10说明。
在MC1的情况下，在MC1上连接配线24-1～24-4，这些配线24-1～24-4具备具有和方向性耦合器L1～L4的往复时间一样的传送延迟时间的配线长度。因此，通过测定配线24-1的延迟时间MC1相对模块60-1的方向性耦合器的耦合长度L1的往复延迟时间得知。同样对于方向性耦合器的耦合长度L2～L4也可以通过测定配线24-2～24-4的传送延迟时间得知。以此信息为基础可以设定被安装在MC1中的图14的驱动器4内寄存器93、94的值。使用它当MC1发送写入数据的情况下，因为在与被连接在模块60-1～60-4上的方向性耦合器耦合长度L1～L4的往复延迟时间相应的时间tod，如图15所示可以驱动和数据反极性的脉冲，所以符号间干涉减少可以高速化。
在存储器10的情况下，把被存储在安装于存储器模块60-1～60-4中的可以改写的ROM(EPROM)15-1～15-4中的延迟时间信息，在数据发送前转送到存储器10驱动器4内的寄存器93、94中。具体地说MC1把与各模块60-1～60-4对应的方向性耦合器的耦合长度L1～L4的往复传送时间信息写入EPROM15-1～15-4。此写入的时间无论在电源接入时还是之后，还在每一规定时间都可以。EPROM15-1～15-4保持此被写入的信息，此值用配线25传送到存储器10。对存储器10传送延迟时间信息MC1可以用边界扫描信息写入各存储器，但也可以根据存储器10的要求EPROM15-1～15-4向各存储器10给予信息。
MC1由于对EPROM15-1～15-4写入方向性耦合器的往复传送延迟时间信息，而后把此信息存储到存储器10内的寄存器93、94，因而对于存储器访问的读数据，各存储器10也可以送出与方向性耦合器的耦合长度相应的尾部降低驱动脉冲。由此符号间干涉减少抖动也减少。
以上的例子是对DRAM通过边界扫描电路控制的例子，但在DRAM制造时也可以通过用金属掩膜切换制造。
进而，MC1对于DRAM10-1～10-4可以使用不同的值α。例如对于DRAM10-1、10-2，例如使用α＝10％即可，对于DRAM10-3、10-4使用α＝20％即可。此α通过调整驱动器4的输出阻抗可以实现，并联连接图14的晶体管M3、M4，通过切换这些晶体管可以实现。通过这样在每个DRAM上构成tod和α无论在哪个DRAM中都保持信号振幅为一定状态可以减少尾部，可以抑制符号间干涉。此效果无论在图6还是图8～图13中都具有同样的效果。
在本实施例中是用驱动器构成图15(A)的波形80，但如果此外的方法可以生成同样的波形也可以得到同样的效果。例如，用和主线20具有的特性阻抗不同的阻抗配线，可以构成具有tod和α的图15那样的波形。
在本发明中第1效果是由于使由印刷线路板的2配线构成的方向性耦合器的配线长度距离MC越远的方向性耦合器越长，因而使方向性耦合器生成的串扰信号在任何方向性耦合器中都一样。它可以补正驱动脉冲因表皮效应/介电损耗随着向远方传送钝化的现象。
由于不管方向性耦合器的位置如何都把由方向性耦合器发生的抖动设定为一定，因而使系统整体的定时容限一定。
在总线主控器1和总线受控器10-1～10-4之间的数据转送中，可以消除因配置产生的信号波形的振幅。因而，可以把接收器的延迟离散抑制得很低，可以把接收器的噪声灵敏度设定为一定。由此可以实现进一步的高速化。即，在总线高速化中具有效果。
在本发明中第2效果是，如存储器模块那样即使因系统构成的原因方向性耦合器的耦合长度未充分取得或者必须把总线受控器配置在等间隔位置上的情况下，也可以以等间隔配置方向性耦合器的耦合长度为最大长度，通过使配线的间隔在越向远方时越窄，可以使在每条总线受控器中生成的串扰信号量为一定。因此，可以实现等间隔配置和等信号生成两种效果。
本发明的第3效果是，虽然由于依赖方向性耦合器的生成波形包含尾部，伴随此尾部产生的符号间干涉成为抖动的原因，但通过在驱动器中只在方向性耦合器的往复延迟时间中以驱动脉冲振幅的α倍(约10～20％)驱动与数据反极性的脉冲可以消除尾部。因此，可以把信号振幅设定为一定，可以消除因尾部引起的符号间干涉。因此可以实现进一步的高速化。
本发明在连接多个DRAM存储器模块的存储器系统中，通过抑制抖动，因为可以使存储器控制器和各模块间的数据转送高速化，所以作为系统整体可以适用于可以使数据转送高速化的存储器系统。
权利要求
1.一种总线系统，用于在多个半导体元件之间转送数据，其特征在于从第1半导体引出第1配线，通过和此第1配线平行配线形成构成方向性耦合器的多条配线，该配线分别与第2半导体元件连接，使每个方向性耦合器具有不同的耦合长度，使得由该多个方向性耦合器生成的信号振幅大致相同。
2.权利要求1的总线系统，其特征在于在连接的n个方向性耦合器中，如果从第1半导体开始按照近的顺序把方向性耦合器的长度设置为L1、L2、L3、......Ln，则通过设置成L1≤L2≤L3≤......≤Ln，使得方向性耦合器的生成信号量大致相等。
3.权利要求2的总线系统，其特征在于上述第2半导体的个数是4个，如果从上述第1半导体开始按照近的顺序把方向性耦合器的长度设置为L1、L2、L3、L4，则L1、L2、L3、L4的耦合长度差在10mm以内。
4.权利要求1的总线系统，其特征在于在连接的n个方向性耦合器中，如果从上述第1半导体开始按照近的顺序把构成方向性耦合器的平行的两条线路间的间隔设置为w1、w2、w3......wn，则通过设置成w1≥w2≥w3≥......≥wn改变方向性耦合器的耦合度，该方向性耦合器的生成信号量大致相等。
5.权利要求4的总线系统，其特征在于从上述第1个半导体开始数，如果把第i个方向性耦合器的耦合度设置为Kbi，则对于第1方向性耦合器的耦合度Kb1，通过x＝0.1～0.2的系数，使该方向性耦合器具有由Kbi＝Kb1*(1+(i-1)*x)给予的耦合度Kbi。
6.一种印刷电路配线基板，是权利要求2或者3的总线系统中的印刷配线基板，其特征在于设置有耦合长度为L1≤L2≤L3≤......≤Ln的该方向性耦合器。
7.一种印刷电路配线基板，是权利要求4、5的总线系统中的印刷配线基板，其特征在于设置有配线间隔是w1≥w2≥w3≥......≥wn的该方向性耦合器。
8.权利要求2、3、4或者5的总线系统，其特征在于在母板上安装上述第1半导体和方向性耦合器，在划点器板上安装多个上述第2半导体，把多个该划点器板经由连接器与该母板连接，与方向性耦合器的长度独立地把该多个划点器板的间隔设定为一定。
9.一种存储器模块，是在权利要求4或者5的总线系统中使用的存储器模块，其特征在于代替多个上述第2半导体安装多个存储器，在存储器模块内具有在上述第1半导体和该存储器之间的信号传送中使用的方向性耦合器，该存储器在该存储器模块内以等间隔配置，在连接在总线系统的n个方向性耦合器中，如果从第1半导体开始按照近的顺序把构成方向性耦合器的平行的两条线路间的间隔设置为w1，w2，w3......wn，则通过设置成w1≥w2≥w3≥......≥wn改变方向性耦合器的耦合度，该方向性耦合器的生成信号量大致相等。
10.一种总线系统，是使用第9存储器模块的总线系统，其特征在于用构成在母板内的方向性耦合器经由数据信号总线转送数据信号，用构成在划点器板内的方向性耦合器经由控制信号总线转送控制信号，在被构成在母板中的n个上述存储器模块的每一个中的方向性耦合器中，如果从存储器控制器开始按照近的顺序把每种方向性耦合器的长度设置为L1、L2、L3......Ln，则是L1≤L2≤L3≤......≤Ln，在上述存储器模块内在连接于上述控制信号总线上的n个方向性耦合器中，如果把从上述第1半导体开始按照近的顺序构成方向性耦合器的平行的两条线路间的间隔设置为w1、w2、w3......wn，则通过设置成w1≥w2≥w3≥......≥wn改变方向性耦合器的耦合度，该方向性耦合器的生成信号量对于全部存储器大致相等。
11.权利要求8所述的总线系统，其特征在于在母板上安装上述第1半导体和方向性耦合器，在划点器板上安装多个上述第2半导体，把多个该划点器板经由连接器与该母板的方向性耦合器连接，在该母板内使来自第2半导体的配线折回，在与总线系统连接的n个该方向性耦合器中，如果沿着该配线数从上述第1半导体开始按照近的顺序把方向性耦合器的长度设定为L1、L2、L3......Ln，则通过设置成L1≥L2≥L3≥......≥Ln，方向性耦合器的生成信号量大致相等。
12.权利要求8的总线系统，其特征在于在母板上安装1个总线主控器，经由被设置在划点器板内的方向性耦合器和连接器把多个划点器板总线连接在该母板上，在该划点器板内使来自该第2半导体的配线折回，在和该折回主线的一部分一同形成的2个该方向性耦合器中，沿着该配线数如果从上述第1半导体开始按照近的顺序把方向性耦合器的长度设置为L1、L2，则包含成为L1≤L2的第1存储器模块，在与该折回的配线耦合的被副耦合配线的2个该方向性耦合器中，沿着该配线数如果从上述第1半导体开始按照近的顺序把方向性耦合器的长度设置为L3、L4，则包含成为L2≤L3≤L4的第2存储器模块，在该母板上从上述第1半导体看，从近的一方开始安装有2个第1存储器模块，接着安装有2个第2存储器模块。
13.权利要求2或者4的总线系统，其特征在于在与总线系统连接的n个方向性耦合器中，如果从上述第1半导体开始按照近的顺序把方向性耦合器的长度设置为L1、L2、L3......Ln，则设置成L1≤L2≤L3≤......≤Ln，在与该总线系统连接的n个该方向性耦合器中，如果从上述第1半导体开始按照近的顺序把构成该方向性耦合器的平行的两条线路间的间隔设置为w1、w2、w3......wn，则通过设置成w1≥w2≥w3≥......≥wn改变方向性耦合器的耦合度，该方向性耦合器的生成信号量大致相等。
14.一种总线系统，在多个半导体元件之间转送数据，其特征在于从第1半导体引出第1配线，通过和此第1配线平行配线，形成构成方向性耦合器的多条配线，把该配线分别和第2半导体元件连接，在每个方向性耦合器中具有不同的耦合长度，使得由该多个方向性耦合器生成的信号振幅大致相同，把与发送的数据信号相应的驱动脉冲输入方向性耦合器，在该方向性耦合器的往复延迟时间后以该驱动器脉冲振幅的10～20％的振幅再输入与该数据信号极性相反的反极性信号，在接着的数据来到前继续该反极性信号。
15.一种半导体元件，是权利要求14的总线系统中的半导体元件，其特征在于具有驱动器，在安装在上述第1半导体或者上述第2半导体中的驱动器中，根据输出数据输出高信号或者低信号，具有保持在该总线系统中使用的方向性耦合器的往复延迟时间的延迟时间保持电路，从发送该输出数据后开始数在该保持电路的延迟时间后以信号振幅的10～20％输出该输出数据反转后的信号，在接着的数据来到前继续输出该反极性信号。
16.一种主控制器，是在使用了权利要求15的半导体的总线系统中的存储器控制器，具有驱动器，它具有与该各方向性耦合器相应地保持与各存储器连接的方向性耦合器的往复配线长时间的多个延迟时间保持电路，在对紧接在该存储器发送输出数据之后开始数在对该存储器的该保持电路的延迟时间后，把该输出数据被反转后的信号在信号振幅的10～20％之间输出，之后，直至接着的数据来到之前继续输出该反极性的信号。
17.一种存储器，是权利要求15的总线系统中的存储器，其特征在于具有驱动器，它具有保持被连接的方向性耦合器的往复配线长时间的多个延迟时间保持电路，从紧接在发送输出数据后开始数在该保持电路的延迟时间后把该输出数据被反转后的信号在信号振幅的10～20％之间输出，之后，直至接着的数据到来之前继续输出该反极性的信号。
18.一种存储器模块，是在权利要求15的总线系统中的存储器模块，其特征在于安装具有延迟时间保持电路的存储器，存储器在数据转送前把该延迟时间保持电路的值从被设置在该存储器模块内的EPROM读出，该存储器模块内的该存储器，在该延迟时间保持电路中具有与全部相同值的延迟时间对应的值。
全文摘要
随着在超高速数据转送中主线传送驱动器脉冲，因表皮效应·介电损耗驱动脉冲衰减在副耦合器中生成的尾部增长。因此，符号间干涉增大成为抖动的原因。在连接多个DRAM的存储器模块的存储器系统中，为了谋求数据转送的高速化，在存储器控制器和各模块之间安装方向性耦合器，通过使耦合长度随着向远端等加长抑制抖动。在存储器控制器和各模块之间安装方向性耦合器，通过使耦合长度随着向远端增长，使信号生成量为一定，抑制配线和接收器延迟的抖动。
文档编号G06F13/40GK1659499SQ03813518
公开日2005年8月24日 申请日期2003年7月1日 优先权日2002年7月1日
发明者大坂英树 申请人:株式会社瑞萨科技