一种减小数字时钟延时单元温漂的架构的利记博彩app
【专利摘要】一种减小数字时钟延时单元温漂的架构，包括带隙基准电压源Bandgap，具有正温度系数，用于提供随温度升高而升高的基准电压VREF；线性稳压器LDO，用于抑制外部电源噪声，与带隙基准电压源Bandgap相连，接收带隙基准电压源Bandgap的基准电压VREF并输出内部电压VCCLDO；延迟链DELAY_LINE，由延时单元TAP构成，具有正温度特性，用于延迟时钟，与线性稳压器LDO相连，接收线性稳压器LDO的输出内部电压VCCLDO作为驱动电压。本发明的有益效果是，延迟链的输入电压是内部电压，其随着温度升高间接升高，从而使得延时单元延时缩短，这抵消了延时单元本身延时随着温度升高引起的延长，减小了延时单元TAP的温漂，从而提高了延迟锁相环的相移精度。
【专利说明】
一种减小数字时钟延时单元温漂的架构
技术领域
[0001]本发明属于半导体集成电路领域，具体涉及一种减小数字时钟延时单元温漂的架构，属于时钟管理技术领域。
【背景技术】
[0002]在延迟锁相环(DLL)中，需要使用延迟链对时钟进行去歪斜、频率合成以及相移。组成延迟链的基本单元是延时单元TAP，每个延时单元TAP的延时(T_TAP)约为几十皮秒，DLL的锁定过程即调整延时单元TAP的个数，使目标时钟相位与基准时钟相位对齐。当DLL—旦锁定就不再对时钟相位进行检测，但是当电源电压稳定不变，温度升高时，T_TAP会增大。即DLL锁定后，如果温度升高，时钟的相位关系将发生变化，然而DLL并不会重新锁定，这就影响了精度。
[0003]针对上述现有技术存在的问题，希望有一种架构设计，能够减小延时单元TAP因为温度产生的温漂，进而提高DLL的相移精度。
【发明内容】
[0004]本发明要解决的技术问题是:为了解决【背景技术】提出的问题，本发明提供一种减小数字时钟延时单元温漂的架构。
[0005]本发明解决其技术问题所采用的技术方案是:一种减小数字时钟延时单元温漂的架构，其特征在于，包括:
[0006]带隙基准电压源Bandgap，具有正温度系数，用于提供随温度升高而升高的基准电压 Vref ;
[0007 ]线性稳压器LDO，用于抑制外部电源噪声，与带隙基准电压源Bandgap相连，接收带隙基准电压源Bandgap的基准电压Vref并输出内部电压Vccldo ;
[0008]延迟链DELAY_LINE，由延时单元TAP构成，用于延迟时钟，与线性稳压器LDO相连，接收线性稳压器LDO的输出内部电压VCCLDO作为驱动电压；
[0009]线性稳压器LDO的输出内部电压VcaDCi与所述带隙基准电压源Bandgap的参考电压Vref呈线性关系；
[0010]延时单元TAP的延时T_TAP，随温度升高而增大；
[0011 ] 延时单元TAP的延时T_TAP随输出内部电压Vcam的增大而减小；
[0012]延迟链DELAY_LINE包括至少一个延时单元TAP ；
[0013]延时单元TAP具有差分结构。
[0014]本发明的有益效果是，延迟链的输入电压是内部电压，其随着温度升高间接升高，从而使得TAP的延时时间变短，这抵消了 TAP本身延时随着温度升高引起的延长，减小了延时单元TAP的温漂，从而提高了延迟锁相环的相移精度。
【附图说明】
[0015]图1为本发明总体结构示意图。
[0016]图2为本发明的带隙基准电压源Bandgap结构示意图。
[0017]图3为本发明线性稳压器LDO的结构示意图。
[0018]图4为本发明延时单元TAP的结构示意图。
【具体实施方式】
[0019]现在结合附图对本发明作进一步详细的说明。这些附图均为简化的示意图，仅以示意方式说明本发明的基本结构，因此其仅显示与本发明有关的构成。
[0020]如图1所示，本发明设计的架构包括:带隙基准电压源Bandgap，如图2所示，用于提供基准电压VREF，Bandgap具有正温度系数，即该基准电压Vref随温度的升高而增大，且该Vref为LDO的参考电压;线性稳压器LDO采用传统结构，如图3所示，用于抑制外部电源噪声，其参考电压为Vref经过分压后的电压，该LDO的输出电压Vccldq驱动延迟链DELAY_LINE;延迟链DELAY_LINE由至少一个延时单元TAP构成，起到延迟时钟的作用，与所述线性稳压器LDO相连，接收所述线性稳压器LDO的输出内部电压Vcam作为驱动电压;其中，单个延时单元TAP如图4所示，其输入时钟为差分时钟(A、AN)，输出也为差分时钟(Z、ZN)，EN为时钟复位端。当EN=O时，输出时钟(Z、ZN)全为I ；当EN= I时，输出时钟Z、ZN分别为输入时钟A、AN延时了T_TAP后的时钟，其具有正温度特性，即延时单元TAP随着环境温度的升高，延时T_TAP也增加。[0021 ] 通常情况下，该Bandgap供电的电源Vccaux为2.5V，输出电压Vref常温下为1.5V，LD0的参考电压通常为1.1V，由Vref分压后得到。由于延时单元TAP具有正温度特性，所以当温度升高时，延时单元的延时T_TAP会增大；另一方面，Bandgap为正温度系数，当温度升高时，Vref会随温度增大而增大，且Vggldq与Vref两者呈线性关系，故Vggldq也会随Vref的增大而增大，但VcaDO增大会使时钟翻转速度变快，进而使得延时单元的延时T_TAP减小，所以，根据延时单元TAP的温度特性设置Bandgap合适的温度系数，进而使得因Vcam增大而减小的延时单元TAP延时在最大程度上抵消掉其因温度升高而增大的延时，从而减小了 TAP的温漂，基本上实现零温漂。
[0022]在实施例中，当电源电压为1.1V(典型工艺角)时TAP的温度特性为+75fs/°C，即电压一定时温度每增加1°C，TAP延时增大75飞秒；当常温25°C (典型工艺角)时TAP的电压特性为-0.119f s/uV，即温度一定时电压每增大IuV，TAP延时减小0.119飞秒，在上述前提下，如果忽略温度对电压特性的影响，即假设任意温度下TAP的电压特性均为-0.119fs/uV，则我们可以设计一个正温度系数的Bandgap，使其温度系数为+630uV/°C，需要考虑的是，由于实际中TAP的电压特性也会随温度的变化而变化，所以不可能实现完全的零温漂，故考虑TAP电压特性的影响后，TAP的最终温漂为+12fs/°C，相比不采用该发明温漂+75fs/°C，温漂减小了 84%，这样TAP就实现温漂最小化。在具体实施时，减少温漂的程度与不同延时单元TAP的温度特性、Bandgap的正温度系数等均有关，并不拘泥于上述实施例中的参数设置，技术人员可以根据实际情况具体设定。
[0023]以上述依据本发明的理想实施例为启示，通过上述的说明内容，相关工作人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。本项发明的技术性范围并不局限于说明书上的内容，必须要根据权利要求范围来确定其技术性范围。
【主权项】
1.一种减小数字时钟延时单元温漂的架构，其特征在于，包括: 带隙基准电压源Bandgap，具有正温度系数，用于提供随温度升高而升高的基准电压Vref; 线性稳压器LDO，用于抑制外部电源噪声，与所述带隙基准电压源Bandgap相连，接收所述带隙基准电压源Bandgap的基准电压Vref并输出内部电压Vccldo ； 延迟链DELAY_LINE，由延时单元TAP构成，用于延迟时钟，与所述线性稳压器LDO相连，接收所述线性稳压器LDO的输出内部电压VCCLDO作为驱动电压。2.根据权利要求1所述的一种减小数字时钟延时单元温漂的架构，其特征在于，所述线性稳压器LDO的输出内部电压Vccldq与所述带隙基准电压源Bandgap的参考电压Vref呈线性关系O3.根据权利要求1所述的一种减小数字时钟单元温漂的架构，其特征在于，所述延时单元TAP的延时T_TAP，随温度升高而增大。4.根据权利要求1所述的一种减小数字时钟单元温漂的架构，其特征在于，所述延时单元TAP的延时T_TAP随所述输出内部电压VcaDQ的增大而减小。5.根据权利要求1?3任一所述的一种减小数字时钟单元温漂的架构，其特征在于，所述延迟链DELAY_LINE包括至少一个延时单元TAP。6.根据权利要求4所述的一种减小数字时钟单元温漂的架构，其特征在于，所述延时单元TAP具有差分结构。
【文档编号】G05F1/567GK105867510SQ201610421310
【公开日】2016年8月17日
【申请日】2016年6月15日
【发明人】涂波, 张艳飞, 谢长生, 闫华
【申请人】中国电子科技集团公司第五十八研究所