专利名称：多微处理器共用存贮器数控装置的利记博彩app
技术领域：
本实用新型涉及一种多CPU结构的数控装置。
目前数控系统有单CPU结构和双CPU两种结构，双CPU有三种形式(1)、共用总线形式，把两个微处理器通过缓冲器接到一条共用总线上，利用总线仲裁器，根据系统控制要求，判断把共用总线交给某个CPU使用，经过共用总线和共用总线上的存贮器来完成两个CPU之间的数据交换。这种方法CPU间交换信息量大，速度快，但接口技术复杂，总线仲裁器价格较高，硬件资源不充分，而且总线仲裁器只能支持特定型号类别的CPU，不能把不同种类的CPU(如Z80与8088、8098、80286、80386)挂到同一条总线上，使双CPU结构的设计受到一定的局限性；(2)、共用存贮器形式，用双端口存贮器分别与两个CPU连接，两个CPU通过读写双端口存贮器来完成相互之间的数据信息交换。此种方法，CPU间交换速度快，但双端存贮器引脚多，价格昂贵，设计复杂，存贮器容量也不够大，无法满足大容量的信息交换；(3)、输入、输出接口通讯形式，采用CPU的输入输出端口(串行通讯或并行通讯)把两个CPU联接起来，此种方式接口简单，但通讯速度慢，CPU之间交换信息太少，不能满足数控系统的正常工作。
本实用新型的目的是提供一种可以把不同种类的CPU(如Z80和8088、80286、80386、8098)灵活在组合在一起。并且所用CPU的数量可以十分方便的加以扩展，组成功能强大的前后台控制的多CPU数控装系统。利用总线控制开关和双向数据缓冲器把几个CPU局部系统两两汇集成一条共用总线，并通过共用存贮器完成相互之间的数据信息交换，同时利用输入输出接口传递各CPU的工作状态，完成相互之间的“握手”联络。并且成本低，性能高，软件兼容，开发工作量小的数控装置。
本实用新型的技术方案是该装置包括驱动电路、接口电路，其特点是两微处理机系统共用一共用存贮器，即两微处理系统的地址局部总线经一多路二选一芯片接共用存贮器的地址线，两微处理机系统的数据局部总线分别经各自的双向缓冲器与共用存贮的数据线相连接；两微处理机系统的数据线分别经各自的I／O接口相连接进行握手通讯。
本实用新型的特点是该装置的地址总线上经多路二选一芯片，在数据局部总线上经双向缓冲器及I／O及接口还可连接第三个、第四个等微处理机系统及共用存贮器。
本实用新型的优点及效果该装置可将不同种类的CPU组合在一起，所用CPU的数量可以十分方便地加以扩展，随着技术的发展，本结构硬件向80286、80386等CPU过渡时，软件完全兼容，开发工作量小，开发周期快。该装置结构简单，实现容易，CPU之间数据交换速度快、容量大。所采用的硬件资源丰富，价格低廉，从而降低了整个系统的成本。本实用新型对设计技术要求低，工作可靠性高，在结构上允许二次开发并对已有经验和产品具有继承性，以此为基础设计新产品时，设计周期逐渐缩短，设计成本也相应降低。当进行技术更新时，只需更新局部硬件模块，就能使数控装置整体性能升级，其与软件结构、控制结构配合，可形成不同档次的CNC装置，并且可组成多CPU结构的前后台控制数控系统，完成多任务的高速实时控制。
图1为本实用新型结构示意图。
图2为本实用新型扩展连接结构示意图。
图3为本实用新型一实施例结构示意图。
下面结合电路框图和原理图以双CPU结构为例说明其工作原理。如图3所示，虚线将图3的电路分为A、B、C三部分，其中A部分为以Z80CPU为中央处理器的局部系统，由CPU时钟电路、程序只读存贮器27256、静电读写存贮器6264、计数定时器Z80CTC、可编程并行I／O接口电路8255以及芯片地址译码电路等组成，完成插补运算、电机运行、主轴旋转、机床工作等前台控制。B部分为以INTEL8088CPU为中央处理器的局部系统，由时钟电路8284、总线控制器8288、中断控制器8259、可编程计时电路8253、可编程串行接口8260、可编程并行I／O接口8255以及程序只读存贮器27512、静态读写存贮器628128、地址锁存器74LS373、数据双向缓冲器74LS245，和芯片地址译码电路等组成，完成程序输入、键盘操作、数据、图形显示、数据预处理和系统工作管理等后台控制。
采用人机对话方式，通过键盘操作或RS232串行接口，从外部将机床控制程序输入到8088局部系统的用户程序存贮区内。再根据所选择的工作方式进行手动操作、自动操作或示教操作。8088CPU将用户程序存贮区中的工作程序逐段取出，进行数据预处理，把前台控制所需要的数据送到系统共用存贮器中(图3所示C部分)，并把本身的工作状态通过8255接口送到前台控制的Z80局部系统中。同时从共用存贮器中取出从前台局部系统传送过来的机床工作速度、状态、刀具位置、运动轨迹等数据以图形或数据的方式在CRT显示器上显示出来。另外，通过8255接口读出前台局部系统的工作状态，经处理后进行整个系统的工作调度和管理。前台局部系统(图3所示A部分)的控制程序存放在27256中，系统上电后，前台局部系统通过8255接口和系统共用存贮器获取系统的工作控制命令，根据后台局部系统传送过来的数据进行相应的插补运算，并不断地输出控制信号，控制机床各部分按所需的方式运行和工作。
同时，通过8255接口输入机床的各种工作状态信号，根据系统的控制要求进行相应的处理和控制，并把插补运算的结果和前台控制的各种工作信号和状态通过系统共用存贮器和8255接口传送到后台局部系统中，供CRT显示和系统整体控制管理所用，A、B两部分作为完整的计算机系统都能独立工作，在此不多叙述。C部分即为本实用新型实现多CPU共用存贮器结构数据装置的核心电路，它通过74LS157二选一芯片(即总线切换器)以及74LS245双向缓冲器把A、B两个局部系统有机的结合起来。共用存贮器6264被两个局部系统共享，两个8255(U7、U8)分别为两个局部系统的可编程接口电路，它们的PA、PB口分别设置成各自局部系统的I／O接口，两个8255的PC口相互连接，U8的PC0～3，U7的PC4～7设置成输入方式，U8的PC4～7，U7的PC0～3设置成输出方式，用4位二进制数表述各自系统的16种工作状态。这样8088CPU局部系统可以通过U8的PC0～3输入Z80CPU局部系统的当前工作状态字，从而实现两个局部系统的握手联络。在需要进行相互通讯时，根据输入的工作状态，做相应的数据处理。为了扩大握手联络的信息量，也可以把U7、U8的PA、PB口相互连接，做为有8位二进制数表述256种工作状态的通讯接口。图中U9、U10、U11、U12为74LS157四位2选1数据选择器，输入端分A、B两组，当它的G端(15脚)为低电平时，该芯片工作。这时，如果它的A／B端(1脚)为低电平，则74LS157输出A组输入信号，如果A／B端为高电平，74LS157输出B组输入信号。如图3所示74LS157的输出端接共用存贮器6264的地址信号端口和读写控制信号端口，而74LS157的输入端A组接Z80CPU局部系统的地址总线和读写控制信号上，B组接8088CPU局部系统的地址总线和读写控制信号上，通过选通74LS157的G端(15脚)和控制A／B端的高低电平，就能把共用存贮器6264的地址线和控制线分别挂到两个不同的CPU局部系统上为两个不同的CPU局部系统所共享。附图3中的U2、U3为74LS245八位同相三态收发器，也分A、B两组端口，当它的E端(19脚)为低电平时该芯片工作，如果这时它的DIR端(1脚)为高电平A端信号向B端发送，如果DIR端为低电平，A端从B端输入信号；如果E端为高电平，A组和B组之间呈高阻状态，信号无法通过。U2、U3的A组端口分别接到两个CPU局部系统的数据总线上，而两个B组端口并在一起接到共用存贮器6264(U1)的数据端上。U1是静态RAM，图中6264为8K字节。74LS245的DIR端(1脚)分别接在两个CPU局部系统的存贮器读信号(MR、MEMR)上，当它为低电平，则CPU局部系统从共用存贮器6264读出数据，当DIR端为高电平，则CPU局部系统向共用存贮器写入数据，每个局部系统在使用共用存贮器时，将其作为自身的一部分，根据实际需要分配相应的地址。例如图3中，8088CPU局部系统读、写共用存贮器6264时的地址为AOOOOOOOH到AOOO1FFFH(8K容量)，Z80CPU局部系统分配给共用存贮器的地址为COOOH到DFFFH(8K)，当两个局部系统独立工作都不使用共用存贮器6264时，分别从各自的8255(U7、U8)PC口输出独立工作状态，当其中一个CPU局部系统要向U1(共用存贮器)读写数据时，(如Z80CPU)，首先从U7(8255)PC0～3读入8088CPU的工作状态。如果8088CPU此时为独立工作状态不占用U1，则Z80CPU先向U7的PC4～7口输出使用共用存贮器的工作状态。以通知8088CPU局部系统暂不能使用共用存贮器，然后输出共用存贮器片选信号使ZGCS为零，该信号通过U2(74LS245)的E端，使数据双向传送器工作。另外通过U5(双输入与门)使它的输出端也为零，这样就选通过了U1，使共用存贮器处于工作状态，同时使74LS157的G端为零，使二选一芯片投入工作。ZGCS信号为零也使U4(双输入与门)的输出也为零，使74LS157的A／B端为零，74LS157输出A组输入信号(Z80CPU的地址信号和读、写控制信号)这样Z80CPU局部系统就占用了共用存贮器6264，可以对其随意进行读写操作。同时共用存贮器与8088CPU局部系统完全脱离，当Z80CPU局部系统完成共用存贮器读写操作后，从U7(8255)的PC4～7口输出独立工作状态。以通知8088CPU局部系统可以使用共用存贮器。8088CPU局部系统在对共用存贮器进行读写操作时与上述相同，先从U8的C口了解Z80CPU的工作状态，如Z80CPU没有使用共用存贮器则向U8的C口输出占用共用存贮器的状态，然后输出PGCS为零的信号，通过U5选通6264和74LS157以及74LS245，同时PGCS信号经U6反相器输出为高电平，这时由于Z80CPU的ZGCS信号也为高电平，不使用共用内存因此信号为高电平，这样双输入与门U4的输出为高电平，使74LS157的A／B为高电平74LS157输出B组输入信号(8088CPU的地址信号和读、写控制信号)，使共用存贮器完全被8088CPU局部系统所占用。正是这样通过共用存贮器数据线、地址线和读、写信号线向两个不同CPU局部系统的切换，完成双CPU之间的数据信息通讯，构成一个完整的前后台控制的多CPU数控系统。一个前后台控制的数控系统一般前台完成插补运算，实时控制，后台完成数据预处理和系统管理控制。为了保证数控系统实时控制的准确性，需保证前台控制对共用存贮器的优先使用。在图3中Z80CPU局部系统为前台控制，8088CPU局部系统为后台控制。在两个局部系统都不使用共用存贮器时(ZGCS、PGCS均为高电平)，通过U6和U4组成的电路，确保74LS157的A／B端为低电平，使共用存贮器与Z80CPU的总线接通，保证了Z80CPU的优先使用权，当两个局部系统都同时要求使用共用存贮器时(ZGCS、PGCS均为低电平)，通过U4也可以保证74LS157的A／B端为低电平，使共用存贮器优先供Z80CPU使用。
本电路只要在8088局部系统(后台控制)的其它地址上，接通C部分的电路同样适应用3CPU、4CPU乃至多CPU数控系统，同时图中的局部总线(A、B部分)同样可用Z80、8086、80286、80386等各种CPU取代，另外图中的共用存贮器也同样可用各种不同容量的静态RAM代换。各种CPU共用存贮器所组成的相互通讯部分的工作原理与附图3完全相同。
本实用新型所采用的结构非常适合多CPU局部系统的扩展，如图2所示，在后台控制的CPU局部系统的地址上划出不同的空间，采用这种总线切换电路和共用内存结构就能十分方便地与多个CPU组合在一起，构成功能强大的数控系统，在主CPU(后台控制)的统一调度管理下完成多任务的复杂的时实控制运算。另外各局部系统所采用的CPU可以十分方便地向高档的16位、32位机过渡，软件完全兼容，且不会影响整个系统结构的变化，开发工作量小，技术更新速度快，使数控技术能够紧紧跟上计算机技术的发展。
附图3中双CPU数据通讯电路元件参数1、U7、U8——8255可编程接口器件2、U9、U10、U11、U12——74LS157四位二选一数据选择器3、U2、U3——74LS245八位同相三态收发器
4、U1——6264静态随机存贮器5、U4、U5——74LS08双输入与门6、U6——74LS04六反相器7、R——10K、1／8W电阻
权利要求1.一种多微处理器共用存贮器数控装置，包括驱动电路、接口电路，其特征在于两微处理机系统共用一共用存贮器，两微处理机系统的地址局部总线经一多路二选一芯片接共用存贮器的地址线，两微处理机系统的数据局部总线分别经各自的双向缓冲器与共用存贮器的数据线相连接；两微处理机系统的数据线分别经各自的I/O接口相连接进行握手通讯。
2.如权利要求1所述的一种多微处理器共用存贮器数控装置，其特征在于在该装置的地址总线上经多路二选一芯片，在数据局部总线上经双向缓冲器及I／O接口还可连接第三个、第四个等微处理机系统及共用存贮器；其CPU可以是不同种类的(如Z80、8088、80386等)。
3.如权利要求1所述的一种多微处理器共用存贮器数控装置，其特征在于采用前后台控制模式，前台主CPU分别通过各个共用存贮器与多个后台CPU建立握手通讯关系，前台主CPU主要完成人机界面屏幕管理、数据处理，后台CPU完成实时控制从而使联动的控制轴数，从2轴可任意扩展到15轴以上。
专利摘要一种多CPU共用存贮器数控装置，包括驱动电路、接口电路，其特点是两微处理机系统共用一共用存贮器，即两微处理机系统的地址总线经一总线切换器接共用存贮器的地址线，两微处理机系统的数据总线分别经各自的双向缓冲器与共用存贮器的数据线相连接；两微处理机系统的数据线分别经各自的I/O接口相连接进行握手通讯。
文档编号G05B19/18GK2197694SQ9422161
公开日1995年5月17日 申请日期1994年9月9日 优先权日1994年9月9日
发明者赵光宇, 陈浩, 陈青江, 张振宇 申请人:青海省电脑自动化总公司