专利名称：半导体存储器件基准电压生成电路的利记博彩app
技术领域：
本发明涉及半导体存储器件基准电压生成电路。
在半导体存储器件中，为保证可靠性而引入一个稳定的内部工作电压是十分重要的。为使该存储器件免受外部电源电压变化的影响而稳定地工作，需要有一个基准电压生成电路来提供一个恒定的电压。然而，主要由于温度和过程状态等的变化，使得这种基准电压生成电路自身仍存在一些不稳定因素。
参照
图1，常规基准电压生成电路包含连接在电源端Vcc及基准电压Vref1结点10之间的电阻，多个串联连接于结点10与接地电压端Vss之间的二极管接法P型金属氧化物半导体(PMOS)晶体管T1，T2，…，TN。基准电压Vref1的电平是多个PMOS晶体管阈电压的总和，也即nVtp，它与随温度和过程状态而变化的PMOS晶体管的阈电压成正比。
引起PMOS晶体管的阈电压变化的原因包括制造过程中基片杂质的聚集以及由于温度升高而导致沟道区域里少数载流子密集程度增大，从而降低了阈电压。所以图1中电路对于温度和过程状态的变化十分敏感。
参照图2，另一种常规的基准电压生成电路的实施例包含由图1中基准电压生成电路20、差动放大器30、分压器40以及输出PMOS晶体管T23。
基准电压生成电路20的输出端21与分压器40的输出端41用来作为单端N沟道输入型差动放大器30的两个输入端，而差动放大器30的输出31被加到控制电源电压Vcc通路的PMOS晶体管T23的栅极上，从而使得基准电压Vref2的电平随加于T23栅极上电压的电平而改变。也就是说，在图2电路中，基准电压的当前电平由分压器40检测，差动放大器30则将测得的基准电压电平与给定的电压电平21相比较，若所测得的电压电平低于给定的电平，PMOS晶体管T23就导通以对基准电压Vref2的节点42充电，否则晶体管截止阻挡对节点42充电，这样就保持了基准电压Vref2的恒定。
这里，由于基准电压生成电路20的输出端21的电压电平为2Vtp，且分压器40的输出端41与R21/(R21+R22)成正比，所以基准电压Vref2可由下面的等式(1)表示Vref2＝2Vtp/(R21/(R21+R22))＝2Vtp+(1+R22/R21) ……(1)从等式(1)中可看出，图2电路具有可以通过电阻R21与R22之比来控制基准电压Vref2的优点，然而由于基准电压Vref2正比于PMOS晶体管(也可使用NMOS晶体管T1、T2的阈电压Vtp，所以对于图1电路中温度和过程状态变化而引起的不稳定性仍是不可避免的。
为改进由于温度和过程状态发生变化而造成的基准电压的不稳定性，常规基准电压生成电路的另一实施例如图3所示。该电路中引入双极性晶体管来取代MOS晶体管，从而形成了一个带隙基准(BGR)电压生成电路，其中基准电压Vref3由以下等式(2)给出Vref3＝VBE+(R33/R34)·(KT/q)·Ln(R33/R32) ……(2)其中VBE为NPN型双极性晶体管Q3的基极-发射极电压，q为电子所带电荷量，K是玻尔兹曼常数，T是绝对温度(K)。
以等式(2)中可看出，基准电压Vref3的电平不受其阻值已定的电阻R32、R33与R34的影响，却因VBE和KT/q的值而改变。
PNP型双极性晶体管Q3的基极-发射极电压随着温度的上升而降低。因为基极中由于温度上升而产生的少数载流子(电子，因为基极是P型)数目将随因NPN型双极性晶体管Q3的温度上升而增加，以致发射极中流出的电子并不对基极电流起作用。此外，KT/q则与温度成正比。
由此可见，图3中基准电压生成电路因VBE和KT/q相对于温度互补地变化而提高了基准电压Vref3的稳定性。然而由于图3中带隙基准电压生成电路使用了双极性晶体管，因此在金属氧化物半导体制造过程需要额外掩膜处理。并且，因为有源元件由双极性晶体管组成，故其功耗也比图1和图2中的电路的大。
本发明目的在于提供一种几乎不受温度和过程状态变化影响的且能适应低功耗及不需额外加工过程的半导体存储器件基准电压生成电路。
根据本发明，半导体存储器件基准电压生成电路包含产生恒定电压的基准电压电路，接收该恒定电压作为一输入的差动放大器，栅极与差动放大器输出端相连并有一沟道连接于电源端与基准电压输出端之间的MOS晶体管，输入、输出端分别与基准电压输出端和差动放大器另一输入端相连接的分压器。其中的分压器还包括一个连接于基准电压输出端与分压器输出端之间的MOS型负载装置以及一个连接于分压器输出端与接地电压端之间的电阻，该MOS型负载装置工作在饱和区。
结合附图和并通过实例更加详细地描述本发明。
图1是常规基准电压生成电路的原理。
图2是另一常规基准电压生成电路的原理图。
图3是另一个常规基准电压生成电路的原理图。
图4是本发明电路的第一实施例。
图5是本发明电路的第二实施例。
图6A显示了用来说明本发明中分压器特征的PMOS晶体管的详细结构。
图6B说明温度与阈电压间关系的图。
图6C说明温度与空穴迁移率之间关系的图。
参照图4，基准电压生成电路包含基准电压电路50、差动放大器60、分压器70、基准电压输出节点81以及输出驱动PMOS晶体管80，其中晶体管80具有一个连接于基准电压输出节点81与电源端点Vcc之间的沟道和与差动放大器60的输出端61相连接的栅极。
这里的基准电压电路50、差动放大器60和输出驱动PMOS晶体管与图2电路中所述的相同。在差动放大器60中，加在一个与接地电压端Vss相连接的NMOS晶体管栅极上的SAE信号控制着差动放大器的工作。
作为本发明电路重要组成部分之一的分压器70包含PMOS晶体管71和连接于输出端72与接地电压端Vss之间的电阻R71组成，该PMOS晶体管具有连接于基准电压输出节点81与分压器70的输出端72之间的沟道和与输出端72相连接的栅极。输出端72和基准电压电路50中的输出节点51分别作为差动放大器60的两个输入端。
这里的电阻R71可以是一块厚度介于4000-6000埃之间的多晶硅，若是半导体基片中的扩散区域。PMOS晶体管71的源极可以与该基片相连接。
参照用来说明本发明第二实施例的图5，基准电压生成电路也象图4中那样包含基准电压电路50、差动放大器60和输出驱动PMOS晶体管80所组成，然而分压器90却与图4中的不同。即在和基准电压输出节点81相连接的PMOS晶体管71与连接接地电压端的电阻R71之间，还附加了一个电阻R72，同时输出端73被接在电阻R71与电阻R72之间。
在图4、图5中，分压器80和90所使用的PMOS晶体管71具有共同连接起来的栅极和漏极，并工作在饱和区域中用作阻性元件。
图6A、6B和6C分别说明了图4、图5中实施例所用的PMOS晶体管71的详细结构，PMOS晶体管71阈电压随温度的变化以及PMOS晶体管71的空穴迁移率与温度变化的关系。
下面将明确说明本发明电路的作用。
参照图4，基准电压电路50通过两个二极管接法PMOS晶体管T1、T2，在其输出端51产生一个2Vtp的输出(Vtp为PMOS晶体管的阈电压)。
另一方面，分压器70通过PMOS晶体管71的电阻Rp，和电阻R71一起在其输出端72产生分压后的输出。
因为PMOS晶体管工作在饱和区，其漏极-源极电流Ids可由下面等式(3)给出Ids＝((μp Cox Wp)/2Lp)＊(Vg-Vtp)2……(3)其中μp为空穴迁移率，Cox为栅极氧化物的电容，Wp是沟通道宽度，Ip是沟道长度，Vg为栅极电压，Vtp为阈电压。
这样，由于PMOS晶体管71的栅极与漏极相连接，故可认为栅极电压Vg就等于漏极电压Vd，它与阈电压Vtp正好相反(-Vtp)。
于是等式(3)可转化为下列等式Ids＝((μp Cox Wp)/2Lp)＊(Vg-Vtp)2……(3)＝((μp Cox Wp)/2Lp)＊(-Vtp-Vtp)2……(3)＝((μp Cox Wp)/2Lp)＊4Vtp2＝((μp Cox Wp 2Vtp)/Lp)＊Vtp2……(4)
等式(4)中的分数部分表示PMOS晶体管71的电阻Rp之阻值的倒数，因此Rp的阻值可由下面等式(5)给出Rp＝Lp/(μp Cox Wp 2Vtp) ……(5)另一方面，图2中输出的基准电压Vref1也可用同样方法来分析，因此有Vref1＝2Vtp(1+Rp/R71) ……(6)Vref1可通过将等式(5)替换到等式(6)中而表示如下Vref1＝2Vtp+(Lp(μp Cox Wp R71)) ……(7)以等式(7)中可看出，基准电压Vref1是由阈电压Vtp及空穴迁移率(若使用N型金属氧化物半导体晶体管则为电子迁移率)决定的。参照图6A，由于栅极氧化层的厚度、介电常数Eox等在制造过程中就已确定，所以其充电电容固定不变，而沟道的宽度Wp和长度Lp因结构固定故也可看作是常数。
无论如何，正如本领域所周知的，参考前面图1提到的阈电压Vtp随温度的上升而降低如图6B所示。另一方面，空穴迁移率μp却以1/T的比率随温度上升而成反比例地降低。这里的1/Tm由半导体基片的类型决定，即对硅半导体基片来说其值为0.25。事实上，电子迁移率由于受和温度变化及杂质散射的关联晶格散射的影响，所以当温度升高时，电子迁移率因晶格散射而降低，如图6C中所示。
这样，等式(7)中的阈电压Vtp随温度升高而降低，但空穴迁移率μp却因温度升高也即Tm增大而减小，所以即使温度发生了变化，由于上述二者间的互补关系仍使得基准电压Vref1保持稳定。
图5中基准电压生成电路有一个由薄膜多晶硅组成的附加电阻R72，其作用基本和图4中电路相同。图5中基准电压Vref2可表示为Vref2＝2Vtp(1+R72/R71)+LP/μp Cox Wp R71)显而易见，即使阈电压Vtp随制造过程中形成的基片杂质聚集等而变化，基准电压也会由于上述阈电压与迁移率之间的互补变化关系而不受影响。
本技术领域内稍具常识之人将很容易意识到，其它类型的元件也可用来替代上述负载PMOS晶体管而获得相同的效果。
本发明的基准电压生成电路就是这样通过温度与过程状态中对立因素的互补来保持基准电压稳定不变的。
而且由于采用了金属氧化物半导体元件来完成对立因素间的互补，所以功耗得以降低，且也可用普通的制造过程中生产出本发明的电路。
权利要求
1.半导体存储器件中使用的基准电压生成电路，包含产生恒定电压的基准电压电路、接收所述恒定电压作为输入的差动放大器以及一个金属氧化物半导体晶体管，所述晶体管栅极与上述差动放大器的一个输出端相连，且该晶体管还有一个连接于电源端与基准电压输出端之间的沟道，上述基准电压生成电路包括其输入和输出分别连接到所述基准电压输出端和所述差动放大器另一输入端上对所加电压进行分配的装置，所述分压装置包括连接在所述基准电压输出端与所述输出端之间的金属氧化物半导体型负载装置，以及连接在所述输出端与接地电压端之间的电阻装置，所述金属氧化物半导体型负载装置工作在饱和区。
2.如权利要求1所述的基准电压生成电路，其特征在于所述电阻装置包括厚度约为6000埃( )的多晶硅，或者是半导体基片上形成的扩散区域。
3.如权利要求1所述的基准电压生成电路，其特征在于所述负载装置包括一个金属氧化物半导体晶体管，它具有其一端与所述基准电压输出端相连、其另一端与栅极一起连接到所述输出端的沟道和一个栅极。
4.如权利要求3所述的基准电压生成电路，其特征在于所述沟道的一端与所述半导体基片相连接。
5.如权利要求1所述的基准电压生成电路，其特征在于还包括另一个连接于所述负载装置及所述输出端之间的电阻。
6.如权利要求5所述的基准电压生成电路，其特征在于所述另一个电阻是半导体基片中形成的厚度约为6000埃的扩散区域。
7.具有差动放大器的半导体存储器件的基准电压生成电路，它包括为上差动放大器的输入端提供恒定电压的电压电路装置，具有与所述恒定电压成正比的电压的基准电压输出终端，对所加电压的分配装置，至少包括与所述基准电压输出端连接的负载装置、所述负载装置具有其阻值与所述基准电压输出端电压成反比的电阻，所述电压分配装置连接到所述差动放大器的另一个输入端。
8.如权利要求7所述的基准电压生成电路，其特征在于所述负载装置包括工作在饱和区的金属氧化物半导体晶体管。
9.如权利要求7所述的基准电压生成电路，其特征在于基准电压输出端的所述电压至少要大于所述的恒定电压并与之成正比，而与所述负载装置的电阻成反比。
10.如权利要求7或8或9所述的基准电压生成电路，其特征在于所述负载装置包括具有一个沟道和一个栅极的金属氧化物半导体晶体管，该沟道的一端与所述基准电压输出端相连接，另一端同栅极一起连到所述分压装置的输出端。
11.如权利要求7所述的基准电压生成电路，其特征在于还包括一个驱动PMOS晶体管，该晶体管的栅极与差动放大器输出端相连接，该晶体管的沟道连接于所述基准电压输出端与电源端之间。
12.如权利要求7所述的基准电压生成电路，其特征在于还包括一个连接于所述分压装置的输出端与接地电压端之间的电阻，所述电阻由半导体基片的扩散区域或给定厚度的多晶硅形成。
全文摘要
半导体存储器件基准电压生成电路包括产生恒定电压的基准电压电路，将该恒定电压作为其一个输入的差动放大器，栅极与差动放大器输出端相连且其沟道连接于电源端与基准电压输出端之间的MOS晶体管以及输入、输出端分别与基准电压输出端、差动放大器另一个输入端相连接的分压器。该分压器具有一个连接于基准电压输出端与分压器输出端之间且工作于饱和区中的MOS型负载以及连接于分压器输出端与接地电压端的电阻。基准电压输出端的电压与上述恒定电压成正比，而与负载装置的电阻成反比，因此能不受温度及过程状态变化的影响而保持稳定。
文档编号G05F1/46GK1061864SQ9110298
公开日1992年6月10日 申请日期1991年4月30日 优先权日1990年11月30日
发明者闵东瑄, 全东宋 申请人:三星电子株式会社