专利名称：一种高电源抑制比的基准电压源的利记博彩app
技术领域：
本发明涉及一种基准电压源的改进，具体的说是一种高电源抑制比的基准电压源。
背景技术：
随着集成电路工艺的不断发展，以及电路系统结构的复杂化，对模数转换器、数模转换器、锁相环等模拟电路提出了更高的要求，高精度、高稳定性越来越受到重视，基准电压源是这些模拟电路的基本模块，其精度和稳定度直接关系到电路的工作状态和电路的性能，因此一个高精度的基准电压源是十分重要的。一个高精度基准电压源要求输出电压稳定，温度系数小，电源抑制比高。目前常用的电压源是带隙基准电压源，如图1，采用双极型器件实现。双极晶体管的基极-发射极电压Vbe具有负温度系数，两个工作在不同电流密度下的双极晶体管的基极-发射极电压差Λ Vbe具有正温度系数，对Vbe和Λ Vbe进行适当的加权就可以得到零温度系数的输出电压。这种传统的带隙基准电压源结构很难获得很高的电源抑制比，而高精度的模拟电路又要求具有很高的电源抑制比。
发明内容
本发明的目的在于提供一种高电源抑制比的高精度基准电压源，用于解决传统带隙基准电压源很难获得高电源抑制比的问题。为了达到以上目的，本发明所采用的技术方案是该一种高电源抑制比的基准电压源，包括偏置电路、零温度系数电压产生电路、运放电路和基准电压产生电路，其特征在于还设有调节电路；所述偏置电路的第一输出端分别与所述零温度系数电压产生电路的第一输入端、所述运放电路的输出端、所述基准电压产生电路的第一输入端和所述调节电路的第一输入端连接；所述偏置电路的第二输出端分别与所述零温度系数电压产生电路的第二输入端和所述基准电压产生电路的第二输入端连接；所述偏置电路的第三输出端与运放电路的第三输入端连接，所述零温度系数电压产生电路的第一输出端与所述运放电路的第一输入端连接，所述零温度系数电压产生电路的第二输出端与所述运放电路的第二输入端连接，所述基准电压产生电路的输出端与所述调节电路的第二输入端连接，所述调节电路的输出端与所述偏置电路的第一输出端连接。本发明还通过如下措施实施所述偏置电路，包括NMOS管MIA、Μ1Β、Μ2Α、Μ2Β和PMOS管Μ3Α、Μ3Β、Μ4，其中NMOS管MlA的漏极和栅极、NMOS管MlB的栅极与NMOS管Μ2Α的源极相连作为所述偏置电路的第三输出端，NMOS管MlB的漏极与NMOS管Μ2Β的源极相连，NMOS管Μ2Α的漏极和栅极、NMOS管Μ2Β的栅极与PMOS管Μ3Β的漏极相连，PMOS管Μ4的漏极和栅极、PMOS管Μ3Β的栅极与NMOS管Μ2Β的漏极相连作为所述偏置电路的第二输出
4端，PMOS管M3B的源极与M3A的漏极相连，PMOS管M3A、PM0S管M4的源极接直流电输入端，PMOS管M3A的栅极作为所述偏置电路的第一输出端，NMOS管MlA的源极和NMOS管MlB的源极接地。所述零温度系数电压产生电路，包括PMOS管M5A、M5B、M6A、M6B、M7A、M7B、M12A、M12B、M13A、M13B，NM0S 管 M8，PNP 管 Q1、Q2、Q3、Q4 和电阻 R1A、R1B、R2 ;其中，PMOS 管 M5A、M6A、M7A、M12A和M13A的栅极相连作为所述零温度系数电压产生电路的第一输入端，PMOS管M5B、M6B、M7B、M12B、M13B的栅极相连接作为所述零温度系数电压产生电路的第二输入端，PMOS管M5A的漏极与PMOS管M5B的源极相连，PMOS管M6A的漏极与PMOS管M6B的源极相连，PMOS管M7A的漏极与PMOS管M7B的源极相连，PMOS管M12A的漏极与PMOS管M12B的源极相连，PMOS管M13A的漏极与PMOS管M13B的源极相连，NMOS管M8的栅极和漏极、PNP管Ql的基极、PNP管Q3的基极、电阻RlA的负端和电阻RlB的负端与M5B的漏极相连，PNP管Ql的发射极和PNP管Q2的基极与PMOS管M6B的漏极相连，PNP管Q2的发射极和电阻RlA的正端与PMOS管M7B的漏极相连作为所述零温度系数电压产生电路的第一输出端，PNP管Q3的发射极、PNP管Q4的基极与PMOS管M13B的漏极相连，PNP管Q4的发射极与电阻R2的负端相连，电阻R2的正端、电阻RlB的正端与PMOS管M12B的漏极相连作为所述零温度系数电压产生电路的第二输出端，NMOS管M8、PNP管Ql的集电极、PNP管Q2的集电极、PNP管Q3的集电极和PNP管Q4的集电极接地，PMOS管M5A、M6A、M7A、M12A和M13A的源极接直流电输入端。所述运放电路3，包括 NMOS 管 M9、M10A、M10B 和 PMOS 管 M11A、M11B，其中，NMOS 管MlOA的源极、NMOS管MllB的源极和NMOS管M9的漏极相连，NMOS管MlOA的栅极作为所述运放电路的第一输入端，NMOS管MlOB的栅极作为所述运放电路的第二输入端，NMOS管M9的栅极作为所述运放电路的第三输入端， OS管M9的源极接地，PMOS管MllA的栅极和漏极、PMOS管MllB的栅极与NMOS管MlOA的漏极相连，PMOS管MllB的漏极与NMOS管MlOB的漏极相连作为所述运放电路的输出端，PMOS管MllA和MllB的源极接直流电输入端。所述基准电压产生电路，包括PMOS管M14A、M14B和电阻R3，其中PMOS管M14A的栅极作为所述基准电压产生电路的第一输入端，PMOS管M14B的栅极作为所述基准电压产生电路的第二输入端，PMOS管M14A的漏极与PMOS管M14B的源极相连，PMOS管M14A的源极接直流电输入端，PMOS管M14B的漏极与电阻R3的正端相连作为所述基准电压产生电路的输出端，电阻R3的负端接地。所述调节电路，包括NMOS 管 M15、M19A、M19B、M22 和 PMOS 管 M16、M17、M18A、M18B、M20、M21，其中，PMOS管M16的栅极与NMOS管M15的栅极相连作为所述调节电路的第二输入端，PMOS管M16的漏极、PMOS管M17的源极与PMOS管M18B的栅极相连，PMOS管M17的栅极和漏极与NMOS管M15的漏极相连，PMOS管M18A的栅极作为所述调节电路的第一输入端，PMOS管M18A的漏极与PMOS管M18B的源极相连，PMOS管M18B的漏极、PMOS管M20的漏极、PMOS管M21的栅极、NMOS管M22的栅极与NMOS管M19A的栅极和漏极相连，NMOS管M19A的源极与NMOS管M19B的漏极相连，PMOS管M20的栅极与NMOS管M19B的栅极接直流电输入端，PMOS管M21的漏极与NMOS管M22的漏极相连作为所述调节电路的输出端，PMOS管M16、P18A、M20和M21的源极接直流电输入端，NMOS管M15、M19B和M22的源极接地。本发明的有益效果是与现有技术相比，输出基准电压精度高，电源抑制比高，方便在不同工艺间进行移植，可以广泛应用于模数转换器、数模转换器、锁存器等需要高精度基准电压的模拟电路。
图I为传统的带隙基准电压源结构图2为本发明的结构框图3为本发明的电路不意图中1、偏置电路；2、零温度系数电压产生电路；3、运放电路；4、基准电压产生电路；
5、调节电路。
具体实施例方式下面结合附图和优选实施例对本发明作更进一步的详细描述。参照图2、图3所示，该一种高电源抑制比的基准电压源，包括偏置电路I、零温度系数电压产生电路2、运放电路3和基准电压产生电路4，其特征在于还设有调节电路5 ;所述偏置电路I的第一输出端分别与所述零温度系数电压产生电路2的第一输入端、所述运放电路3的输出端、所述基准电压产生电路4的第一输入端和所述调节电路5的第一输入端连接；所述偏置电路I的第二输出端分别与所述零温度系数电压产生电路2的第二输入端和所述基准电压产生电路4的第二输入端连接；所述偏置电路I的第三输出端与运放电路3的第三输入端连接，所述零温度系数电压产生电路2的第一输出端与所述运放电路3的第一输入端连接，所述零温度系数电压产生电路2的第二输出端与所述运放电路3的第二输入端连接，所述基准电压产生电路4的输出端与所述调节电路5的第二输入端连接，所述调节电路5的输出端与所述偏置电路I的第一输出端连接。所述偏置电路1，包括匪05管机4、] 18、]\124、]\128和？]\ )5管104、]\08、]\14，其中 NMOS管MlA的漏极和栅极、NMOS管MlB的栅极与NMOS管M2A的源极相连作为所述偏置电路I的第三输出端，NMOS管MlB的漏极与NMOS管M2B的源极相连，NMOS管M2A的漏极和栅极、NMOS管M2B的栅极与PMOS管M3B的漏极相连，PMOS管M4的漏极和栅极、PMOS管M3B的栅极与NMOS管M2B的漏极相连作为所述偏置电路I的第二输出端，PMOS管M3B的源极与M3A的漏极相连，PMOS管M3A、PM0S管M4的源极接直流电输入端，PMOS管M3A的栅极作为所述偏置电路I的第一输出端，NMOS管MlA的源极和NMOS管MlB的源极接地。所述零温度系数电压产生电路2，包括PMOS管M5A、M5B、M6A、M6B、M7A、M7B、M12A、M12B、M13A、M13B，NM0S 管 M8，PNP 管 Q1、Q2、Q3、Q4 和电阻 R1A、R1B、R2 ;其中，PMOS 管 M5A、M6A、M7A、M12A和M13A的栅极相连作为所述零温度系数电压产生电路2的第一输入端，PMOS管M5B、M6B、M7B、M12B、M13B的栅极相连接作为所述零温度系数电压产生电路2的第二输入端，PMOS管M5A的漏极与PMOS管M5B的源极相连，PMOS管M6A的漏极与PMOS管M6B的源极相连，PMOS管M7A的漏极与PMOS管M7B的源极相连，PMOS管M12A的漏极与PMOS管M12B的源极相连，PMOS管M13A的漏极与PMOS管M13B的源极相连，NMOS管M8的栅极和漏极、PNP管Ql的基极、PNP管Q3的基极、电阻RlA的负端和电阻RlB的负端与M5B的漏极相连，PNP管Ql的发射极和PNP管Q2的基极与PMOS管M6B的漏极相连，PNP管Q2的发射极和电阻RlA的正端与PMOS管M7B的漏极相连作为所述零温度系数电压产生电路2的第一输出端，PNP管Q3的发射极、PNP管Q4的基极与PMOS管M13B的漏极相连，PNP管Q4的发射极与电阻R2的负端相连，电阻R2的正端、电阻RlB的正端与PMOS管M12B的漏极相连作为所述零温度系数电压产生电路2的第二输出端，NMOS管M8、PNP管Ql的集电极、PNP管Q2的集电极、PNP管Q3的集电极和PNP管Q4的集电极接地，PMOS管M5A、M6A、M7A、M12A和M13A的源极接直流电输入端。所述运放电路3，包括 NMOS 管 M9、M10A、M10B 和 PMOS 管 M11A、M11B，其中，NMOS 管MlOA的源极、NMOS管MllB的源极和NMOS管M9的漏极相连，NMOS管MlOA的栅极作为所述运放电路3的第一输入端，NMOS管MlOB的栅极作为所述运放电路3的第二输入端，NMOS管M9的栅极作为所述运放电路3的第三输入端，NMOS管M9的源极接地，PMOS管MllA的栅极和漏极、PMOS管MllB的栅极与NMOS管MlOA的漏极相连，PMOS管MllB的漏极与NMOS管MlOB的漏极相连作为所述运放电路3的输出端，PMOS管MllA和MllB的源极接直流电输入端。所述基准电压产生电路4，包括PMOS管M14A、M14B和电阻R3，其中PMOS管Ml4A的栅极作为所述基准电压产生电路4的第一输入端，PMOS管M14B的栅极作为所述基准电压产生电路4的第二输入端，PMOS管M14A的漏极与PMOS管M14B的源极相连，PMOS管M14A的源极接直流电输入端，PMOS管M14B的漏极与电阻R3的正端相连作为所述基准电压产生电路4的输出端，电阻R3的负端接地。所述调节电路5，包括 NMOS 管 M15、M19A、M19B、M22 和 PMOS 管 M16、M17、M18A、M18B、M20、M21，其中，PMOS管M16的栅极与NMOS管M15的栅极相连作为所述调节电路5的第二输入端，PMOS管M16的漏极、PMOS管M17的源极与PMOS管M18B的栅极相连，PMOS管M17的栅极和漏极与NMOS管M15的漏极相连，PMOS管M18A的栅极作为所述调节电路5的第一输入端，PMOS管M18A的漏极与PMOS管M18B的源极相连，PMOS管M18B的漏极、PMOS管M20的漏极、PMOS管M21的栅极、NMOS管M22的栅极与NMOS管M19A的栅极和漏极相连，NMOS管M19A的源极与NMOS管M19B的漏极相连，PMOS管M20的栅极与匪OS管M19B的栅极接直流电输入端，PMOS管M21的漏极与NMOS管M22的漏极相连作为所述调节电路5的输出端，PMOS管M16、P18A、M20和M21的源极接直流电输入端，NMOS管M15、M19B和M22的源极接地。当电源电压有低频纹波时，首先，纹波通过所述基准电压产生电路4的PMOS管M14A的源极进入并被放大后影响到VREF上，在VREF上产生与电源电压纹波同向的纹波；其次，通过所述零温度系数电压产生电路2的PMOS管M5A、M6A、M7A、M12A和M13A的源极进入并被放大后，通过所述运放电路3的同相放大作用加到所述基准电压产生电路2的第二输入端，在VREF上产生于电源电压纹波反向的纹波；第三，通过所述调节电路5的PMOS管M16进入并被放大后作用到PMOS管M18B的栅极上，通过PMOS管M18A进入并被放大后作用到PMOS管M18B的源极上，通过PMOS管M18B的放大作用到PMOS管M21的栅极上，通过PMOS管M21的源极进入并被放大后作用到所述PMOS管M14A的栅极并被放大后影响到VREF上，在VREF上产生于电源电压纹波反向的纹波，作用到所述零温度系数电压产生电路2的PMOS管M5A、M6A、M7A、M12A和M13A的源极进入并被放大后，通过所述运放电路3的同相放大作用加到所述基准电压产生电路4的第二输入端，在VREF上产生于电源电压纹波同向的纹波，从而达到基准输出电压对电源电压低频纹波的极高抑制能力。
权利要求
1.一种高电源抑制比的基准电压源，包括偏置电路(I)、零温度系数电压产生电路(2 )、运放电路(3 )和基准电压产生电路(4 )，其特征在于还设有调节电路(5 );所述偏置电路(I)的第一输出端分别与所述零温度系数电压产生电路(2)的第一输入端、所述运放电路(3)的输出端、所述基准电压产生电路(4)的第一输入端和所述调节电路(5)的第一输入端连接；所述偏置电路(I)的第二输出端分别与所述零温度系数电压产生电路(2)的第二输入端和所述基准电压产生电路(4)的第二输入端连接；所述偏置电路(I)的第三输出端与运放电路(3)的第三输入端连接，所述零温度系数电压产生电路(2)的第一输出端与所述运放电路(3)的第一输入端连接，所述零温度系数电压产生电路(2)的第二输出端与所述运放电路(3)的第二输入端连接，所述基准电压产生电路(4)的输出端与所述调节电路(5)的第二输入端连接，所述调节电路(5)的输出端与所述偏置电路(I)的第一输出端连接。
2.根据权利要求I所述的一种高电源抑制比的基准电压源，其特征在于所述偏置电路(1)，包括 NMOS 管 M1A、M1B、M2A、M2B 和 PMOS 管 M3A、M3B、M4，其中 NMOS 管 MlA 的漏极和栅极、NMOS管MlB的栅极与NMOS管M2A的源极相连作为所述偏置电路(I)的第三输出端，NMOS管MlB的漏极与NMOS管M2B的源极相连，NMOS管M2A的漏极和栅极、NMOS管M2B的栅极与PMOS管M3B的漏极相连，PMOS管M4的漏极和栅极、PMOS管M3B的栅极与NMOS管M2B的漏极相连作为所述偏置电路(I)的第二输出端，PMOS管M3B的源极与M3A的漏极相连，PMOS管M3A、PM0S管M4的源极接直流电输入端，PMOS管M3A的栅极作为所述偏置电路Cl)的第一输出端，NMOS管MlA的源极和NMOS管MlB的源极接地。
3.根据权利要求I所述的一种高电源抑制比的基准电压源，其特征在于所述零温度系数电压产生电路(2)，包括 PMOS 管 M5A、M5B、M6A、M6B、M7A、M7B、M12A、M12B、M13A、M13B,NMOS 管 M8，PNP 管 Q1、Q2、Q3、Q4 和电阻 R1A、R1B、R2 ;其中，PMOS 管 M5A、M6A、M7A、M12A 和M13A的栅极相连作为所述零温度系数电压产生电路(2)的第一输入端，PMOS管M5B、M6B、M7B、M12B、M13B的栅极相连接作为所述零温度系数电压产生电路(2)的第二输入端，PMOS管M5A的漏极与PMOS管M5B的源极相连，PMOS管M6A的漏极与PMOS管M6B的源极相连，PMOS管M7A的漏极与PMOS管M7B的源极相连，PMOS管M12A的漏极与PMOS管M12B的源极相连，PMOS管M13A的漏极与PMOS管M13B的源极相连，NMOS管M8的栅极和漏极、PNP管Ql的基极、PNP管Q3的基极、电阻RlA的负端和电阻RlB的负端与M5B的漏极相连，PNP管Ql的发射极和PNP管Q2的基极与PMOS管M6B的漏极相连，PNP管Q2的发射极和电阻RlA的正端与PMOS管M7B的漏极相连作为所述零温度系数电压产生电路(2)的第一输出端，PNP管Q3的发射极、PNP管Q4的基极与PMOS管M13B的漏极相连，PNP管Q4的发射极与电阻R2的负端相连，电阻R2的正端、电阻RlB的正端与PMOS管M12B的漏极相连作为所述零温度系数电压产生电路(2)的第二输出端，NMOS管M8、PNP管Ql的集电极、PNP管Q2的集电极、PNP管Q3的集电极和PNP管Q4的集电极接地，PMOS管M5A、M6A、M7A、M12A和M13A的源极接直流电输入端。
4.根据权利要求I所述的一种高电源抑制比的基准电压源，其特征在于所述运放电路(3)，包括 NMOS 管 M9、M10A、M10B 和 PMOS 管 M11A、M11B，其中，NMOS 管 MlOA 的源极、NMOS管MllB的源极和NMOS管M9的漏极相连，NMOS管MlOA的栅极作为所述运放电路(3)的第一输入端，NMOS管MlOB的栅极作为所述运放电路(3)的第二输入端，NMOS管M9的栅极作为所述运放电路(3)的第三输入端，NMOS管M9的源极接地，PMOS管MllA的栅极和漏极、PMOS管MllB的栅极与NMOS管MlOA的漏极相连，PMOS管MllB的漏极与NMOS管MlOB的漏极相连作为所述运放电路(3)的输出端，PMOS管MllA和MllB的源极接直流电输入端。
5.根据权利要求I所述的一种高电源抑制比的基准电压源，其特征在于所述基准电压产生电路(4)，包括PMOS管M14A、M14B和电阻R3，其中PMOS管M14A的栅极作为所述基准电压产生电路(4)的第一输入端，PMOS管M14B的栅极作为所述基准电压产生电路(4)的第二输入端，PMOS管M14A的漏极与PMOS管M14B的源极相连，PMOS管M14A的源极接直流电输入端，PMOS管M14B的漏极与电阻R3的正端相连作为所述基准电压产生电路(4)的输出端，电阻R3的负端接地。
6.根据权利要求I所述的一种高电源抑制比的基准电压源，其特征在于所述调节电路(5)，包括 NMOS 管 M15、M19A、M19B、M22 和 PMOS 管 M16、M17、M18A、M18B、M20、M21，其中，PMOS管M16的栅极与NMOS管M15的栅极相连作为所述调节电路(5)的第二输入端，PMOS管M16的漏极、PMOS管M17的源极与PMOS管M18B的栅极相连，PMOS管M17的栅极和漏极与NMOS管M15的漏极相连，PMOS管M18A的栅极作为所述调节电路(5)的第一输入端，PMOS管M18A的漏极与PMOS管M18B的源极相连，PMOS管M18B的漏极、PMOS管M20的漏极、PMOS管M21的栅极、NMOS管M22的栅极与NMOS管M19A的栅极和漏极相连，NMOS管M19A的源极与NMOS管M19B的漏极相连，PMOS管M20的栅极与NMOS管M19B的栅极接直流电输入端，PMOS管M21的漏极与NMOS管M22的漏极相连作为所述调节电路(5)的输出端，PMOS管M16、P18A、M20和M21的源极接直流电输入端，NMOS管M15、M19B和M22的源极接地。
全文摘要
本发明公开了一种高电源抑制比的基准电压源，包括偏置电路、零温度系数电压产生电路、运放电路、基准电压产生电路和调节电路；偏置电路的第一输出端连接零温度系数电压产生电路的第一输入端、运放电路的输出端、基准电压产生电路的第一输入端和调节电路的第一输入端；偏置电路的第二输出端连接零温度系数电压产生电路的第二输入端和基准电压产生电路的第二输入端；偏置电路的第三输出端连接运放电路的第三输入端，零温度系数电压产生电路的第一输出端连接运放电路的第一输入端，零温度系数电压产生电路的第二输出端连接运放电路的第二输入端，基准电压产生电路的输出端连接调节电路的第二输入端，调节电路的输出端连接偏置电路的第一输出端。
文档编号G05F1/567GK102929324SQ20121043280
公开日2013年2月13日 申请日期2012年11月3日 优先权日2012年11月3日
发明者郝振刚, 李启龙, 邱德华, 单来成, 尚绪树, 桑涛, 宋金凤, 颜雨, 李新实 申请人:山东力创科技有限公司