专利名称：一种混合电压输出电路的利记博彩app
技术领域：
本发明涉及半导体集成电路，具体涉及一种用于数字电路的具有信号电平转换功能的混合电压输出电路。
背景技术：
集成电路特征尺寸的减小是推动半导体工业发展的动力之一，为了提高集
成电路的性能和减小其功耗，在特征尺寸减小的同时，集成电路中M0S晶体管的栅氧化层厚度和电源电压都逐步减小。但芯片在复杂的板级工作环境中，往往需要同前几代工艺条件下制造的芯片相兼容(它们使用高电源电压并输出高电压电平信号)，而且特定接口标准的工作电平不随着单个芯片电源电压的减少而减少(如PCI-X总线电压)。所以在芯片内部电源电压逐渐下降的同时，芯片输出电路的电源电压出于兼容性的考虑往往需要保持特定值。比如，对于0. 35urnCM0S工艺而言，芯片内部电源电压一般为3.3V,而为了兼容特定的接口标准和前几代工艺产品，输出电路的电源电压往往要为5V。
0.35umCM0S工艺中，对于普通薄栅氧化层厚度的晶体管，其可靠栅源、栅漏电压的绝对值为3.3V土10X，在5V电源电压下，由普通薄栅氧化层厚度晶体管构成的输出电路中会产生栅氧可靠性问题。为了解决栅氧可靠性问题，工业界一般在输出电路中使用厚栅氧晶体管，来提高晶体管的耐压。图1为这种混合电压输出电路的示意图，图中VDD为3.3V， VDDH为5V，由预驱动电路输出的0 — 3.3V电平不能直接加载在MP1的栅极，因为这将导致MP1无法关断，需要电平转换器把0 — 3. 3V电平信号转换为0 — 5V电平信号，输出电路才能正常工作。但这种电路使用了厚栅氧晶体管，其阈值电压大、栅电容小，从而使其电流驱动能力下降。更为重要的是，使用厚栅氧晶体管需要附加的光刻板和工艺步骤，
4这不仅增大了芯片成本，还延长了芯片的生产时间。
为了克服上述缺点，可以设计只使用薄栅氧晶体管的输出电路，并针对其
栅氧可靠性问题，进行电路级加固。对于只使用薄栅氧晶体管的3. 3V、 5V混合电压输出电路，如图2所示，其要克服的问题主要有以下四个-
(1) 如图2中01处所示，当输出电压为5V时，M1的栅极电压为0V，这样Ml的漏栅电压为5V，超过了薄栅氧丽OS器件的可靠漏栅电压；
(2) 如图2中02处所示，当输出电压为OV时，M2的栅极电压为5V，这样M2的栅漏电压为5V，超过了薄栅氧PMOS器件的可靠栅漏电压；
(3) 如图2中03处所示，当输出电压为5V时，M2的栅极电压为0，这样M2的源栅电压为5V，超过了薄栅氧PMOS器件的可靠源栅电压；
(4) 如图2中04处所示，预驱动电路的输出电压最高为3.3V， 3.3V的电压加在M2的栅极使M2在电路输出低电平信号时无法完全截止。
发明内容
本发明的目的是提供一种新型3. 3V/5V混合电压输出电路，这一电路只使用耐压为3.3V的薄栅氧M0S晶体管，在电路工作的过程中，没有任何栅氧可靠性问题。
为达到以上目的，本发明是采取如下技术方案予以实现的一种混合电压输出电路，包括预驱动电路、输出级、预驱动电路的一个输出端与输出级之间的电平转换器，其特征在于，所述的电平转换器包括一个1V电平产生电路、 一个使用耐压为3. 3V的薄栅氧M0S晶体管的0-3. 3V变为1. 7V-5V电平转换电路，所述输出级包括串联的第一、第二PMOS晶体管，串联的第一、第二丽OS晶体管，第一PMOS晶体管的栅极接0-3. 3V到1. 7V-5V电平转换电路的输出端，第二PM0S晶体管的栅极接1V电平产生电路的输出端；第一画OS晶体管的栅极接第一电源，第一PMOS晶体管的源极接第二电源，第二丽OS晶体管的栅极接预驱动电路的另一个输出端，第二PMOS晶体管漏极与第一丽OS晶体管漏极相连构成输出节点。
5上述方案中，所述的0-3.3V变为1.7V-5V电平转换电路包括源极相连于第二电源的第三、第四PMOS晶体管，串联的第三、第四醒OS晶体管，串联的第五、第六丽OS晶体管，串联的第三至第七二极管；所述第四丽OS晶体管的栅极、第六NMOS晶体管(205)的栅极和第七二极管的正极连接第一电源；第三丽OS晶体管的栅极连接预驱动电路输出端并通过反相器连接第五丽OS晶体管的栅极；所述第四丽OS晶体管的漏极与第三PMOS晶体管的漏极、第四PMOS晶体管的栅极连接；所述第六丽OS晶体管的漏极与第四PMOS晶体管的漏极、第三PMOS晶体管的栅极连接并输出至第一PMOS晶体管的栅极；所述第三、第五丽OS晶体管的源极相连后再与第三、第四二极管的连接点连接；所述第三二极管的负极通过1V电平产生电路输出至第二PMOS晶体管的栅极。
所述1V电平产生电路包括串联的第一、第二二极管，其中第一二极管的负极接公共地，第二二极管的正极接第三二极管的负极，并与第二PMOS晶体管的栅极连接。
本发明的优点是，当输入端为OV时，混合电压转换电路输出端为1.7V;当输入端为3.3V时，输出端为5V。 IV电平产生电路输出端在电路工作过程中稳定在1V左右。将摆幅为0-3.3V的内部信号转换为摆幅为0-5V的输出信号，同时只使用了耐压为3. 3V的薄栅氧MOS晶体管，在3. 3V/5V混合电压下没有任何栅氧可靠性问题。
图1是一种常规3. 3V/5V混合电压输出电路的示意图。图2是采用薄栅氧晶体管的输出电路所存在问题的示意图。图3是本发明所提出的3. 3V/5V混合电压输出电路示意图。图4是图1中的0-3. 3V变为1. 7V-5V电平转换电路以及和1V电平产生电路的具体实例原理图。
具体实施例方式
6以下结合附图及具体实施例对本发明作进一步的详细描述。
如图3所示， 一种3.3V/5V混合电压输出电路，其工作原理如下
当输出使能端EN-out为高电平时，输出电路被使能，此时预驱动电路的上下输出端G处和F处都为数据输出端Dout的反相信号，Dout的信号由输出节点A处压焊点PAD输出；当EN-out为低电平时，输出电路去使能，此时G处为3. 3V高电平信号、F处为OV低电平信号，经过电平转换电路，使晶体管101、 104关断，A处PAD保持前态。
0-3.3V变为1.7V-5V电平转换电路105的作用是把由预驱动电路的输出端G处摆幅为0-3. 3V的电信号，转换为PMOS晶体管101的栅极D处摆幅为1. 7V-5V的电信号。当电平转换电路105的输入为0V时，其输出为1.7V;当电平转换电路105的输入为3.3V时，其输出为5V。电平转换电路105同样只采用耐压为3.3V的薄栅
氧晶体管，所以确保其可靠性是本发明的重点。
1V电平产生电路106产生稳定的1V电平，提供给PMOS晶体管102的栅极E处。PMOS晶体管lOl、 102和NMOS晶体管103、 104构成输出电路的输出级。由于输出级的电源电压VDDH为5V，所以对输出级进行了电路级的加固。当输出为高电平5V时，PMOS晶体管101开启、匪0S晶体管104关断，由于丽0S晶体管103的栅极接VDD (3.3V)，所以B处的电压为3.3V-VTO， VTO为画0S晶体管103的阈值电压，这就确保了丽OS晶体管104的栅漏电压绝对值不高于3.3V;同时当输出为高电平5V时，PM0S晶体管101的栅极D电压为1.7V，其栅源电压的绝对值为3. 3V，确保了PM0S晶体管101的栅氧可靠性。
当输出为低电平OV时，NMOS晶体管104开启、PMOS晶体管101关断，由于PMOS晶体管102的栅极接1V电平产生电路106的输出E，所以PMOS晶体管102的源极C处电压为lV+VpN， VpN为PMOS晶体管102的阈值电压，这就确保了PMOS晶体管101的栅漏电压绝对值不高于3.3V。同时，由于PMOS晶体管101的栅极电压的摆幅为1.7V-5V，当输出为0V时，PMOS晶体管101将完全关断，从而避免了从VDDH到GND流过大的直流泄漏电流。
7图4示出了图3中的0-3. 3V变为1.7V-5V电平转换电路和1V电平产生电路的具体实例。
二极管208-214组成的二极管链串接在电源VDD (3.3V)和公共地GND之间。对于0.35um工艺而言，二极管的正向导通电压约为0.55V，要想使串联的二极管链208-214正向导通，需要有约3. 9V的正向压降。而VDD和GND之间的压降为3. 3V,所以二极管链不会导通，在常温下其泄漏电流小于luA。不导通的二极管链表现出电阻特性，因为它们都是相同的二极管，所以1V电平产生电路输出E处电平约为1V, K处电平约为1.7V，电容215、 216的作用是在电路变化的过程中稳定K处和E处的电平。
当预驱动电路输出G处电平由3.3V转变为0V时，经过反相器201反相后，M处的电平为3.3V，这时丽0S晶体管202关断，丽0S晶体管204开启。由于醒OS晶体管205的栅极接VDD (3.3V),醒0S晶体管205开启，此时约有5V电平加在二极管链208、 209、 210的两端，使之正向导通，从而把转换输出D处电平下拉到约L7V。此时PMOS晶体管206开启，将J处上拉到5V，使PMOS晶体管207完全关断。这样，G处的OV电平转换为了D处的约l. 7V。
当预驱动电路输出G处的电平由0V转变为3.3V时，经过反相器201反相后，M处的电平为OV，这时丽OS晶体管202开启，丽0S晶体管204关断。由于丽OS晶体管203的栅极接VDD (3.3V)，丽0S晶体管203开启，此时约有5V电平加在二极管链208、 209、 210的两端，使之正向导通，从而把J处电平下拉到约1.7V。此时PM0S晶体管207开启，将D处上拉到5V，使PM0S晶体管206完全关断。这样，G处的3. 3V电平转换为了D处的5V。
在整个电路工作过程中，由于丽0S晶体管205的栅极电压为VDD (3.3V)，其源端I处的最高电平为3.3V-Vtn,2Q5， VTO,2q5为丽0S晶体管205的阈值电压，这就确保了丽0S晶体管204的栅漏电压绝对值不高于3. 3V;同样由于NM0S晶体管203的栅极电压为VDD (3. 3V)，其源端H处的最高电平为3. 3V-V . 2。3， V . 2。3为丽0S晶体管203的阈值电压，这就确保了丽0S晶体管202的栅漏电压绝对值不高于3.3V。由于二极管链208、 209、 210的存在，J处和D处的最低电平都为l. 7V，这就保证PM0S晶体管206、 207的栅漏电压和栅源电压的绝对值都不高于3. 3V。
权利要求
1. 一种混合电压输出电路，包括预驱动电路、输出级、预驱动电路的一个输出端(G)与输出级之间的电平转换器，其特征在于，所述的电平转换器包括一个1V电平产生电路(106)、一个使用耐压为3.3V的薄栅氧MOS晶体管的0-3.3V变为1.7V-5V电平转换电路(105)，所述输出级包括串联的第一、第二PMOS晶体管(101)、(102)，串联的第一、第二NMOS晶体管(103)、(104)，所述第一PMOS晶体管(101)的栅极接0-3.3V到1.7V-5V电平转换电路(105)的输出端(D)，第二PMOS晶体管(102)的栅极接1V电平产生电路(106)的输出端(E)；第一NMOS晶体管(103)的栅极接第一电源(VDD)，第一PMOS晶体管(101)的源极接第二电源(VDDH)，第二NMOS晶体管(104)的栅极接预驱动电路的另一个输出端(F)，第二PMOS晶体管(102)漏极与第一NMOS晶体管(103)漏极相连构成输出节点(A)。
2. 如权利要求l所述的混合电压输出电路，其特征在于，所述0-3.3V变为1.7V-5V电平转换电路(105)包括源极相连于第二电源(VDDH)的第三、第四PMOS晶体管(206) 、 (207)，串联的第三、第四NMOS晶体管(202)、(203)，串联的第五、第六丽0S晶体管(204)、 (205)，串联的第三至第七二极管(210)、 (211)、 (212)、 (213)、 (214);所述第四丽OS晶体管(203)的栅极、第六丽0S晶体管(205)的栅极和第七二极管(214)的正极连接第一电源(VDD);第三NMOS晶体管(202)的栅极连接预驱动电路输出端(G)并通过反相器(201)连接第五丽OS晶体管(204)的栅极；所述第四丽OS晶体管(203)的漏极与第三PMOS晶体管(206)的漏极和第四PMOS晶体管(207)的栅极连接；所述第六丽OS晶体管(205)的漏极与第四PMOS晶体管(207)的漏极、第三PMOS晶体管(206)的栅极连接并输出至第一PMOS晶体管(101)的栅极；所述第三、第五丽0S晶体管(202)、 (204)的源极相连后再与第三、第四二极管(210)、 (211)的连接点连接；所述第三二极管的(210)负极通过1V电平产生电路输出至第二PM0S晶体管(102)的栅极。
3. 如权利要求2所述的混合电压输出电路，其特征在于，所述1V电平产生电路包括串联的第一、第二二极管(208)、 (209)，其中第一二极管(208)的负极接公共地，第二二极管(209)的正极接第三二极管(210)的负极，并与第二PMOS晶体管(102)的栅极连接。
全文摘要
本发明公开了一种混合电压输出电路，包括预驱动电路、输出级、预驱动电路的一个输出端与输出级之间的电平转换器，其特征在于，所述的电平转换器包括一个1V电平产生电路、一个使用耐压为3.3V的薄栅氧MOS晶体管的0-3.3V变为1.7V-5V电平转换电路，所述输出级包括串联的第一、第二PMOS晶体管，串联的第一、第二NMOS晶体管，第一PMOS晶体管的栅极接0-3.3V到1.7V-5V电平转换电路的输出端，第二PMOS晶体管的栅极接1V电平产生电路的输出端；第一NMOS晶体管的栅极接第一电源，第一PMOS晶体管的源极接第二电源，第二NMOS晶体管的栅极接预驱动电路的另一个输出端，第二PMOS晶体管漏极与第一NMOS晶体管漏极相连构成输出节点。
文档编号G05F3/08GK101510774SQ20091002135
公开日2009年8月19日 申请日期2009年3月3日 优先权日2009年3月3日
发明者刘文平, 吴龙胜, 威 唐, 汪西虎, 王忠芳, 强 苏, 谢成民, 赵得益 申请人:中国航天时代电子公司第七七一研究所