专利名称：Cmos工艺中无运算放大器的带隙基准电压源的利记博彩app
技术领域：
本发明一般而言涉及在CMOS工艺中实现的带咪基准电压发生电 路，更具体而言，本发明涉及适用于低电压电源的、具有离PSRR和 低功率耗散的带咪基准电压发生器.背景技术现在参瓶獨1,其中示出了带味基准电压发生器10的典型实施 的电路闺.发生器10包括具有正输入14、负输入16和输出18的运 算放大器(0PAMP)12.由两个串联连接电阻器Rl和it2形成分压器， 其中电阻器R1和R2—起輛合于节点Y，节点Y连接到负输入16.分 压器的笫一端连接到运算放大器12的输出18.分压器的笫二端连接 到双极晶体管Q2的发射极.晶体管Q2的集电极和基极连接到接地基 准.电阻器R3耦合于运算放大器12的输出18和节点X之间，节点 X连接到正输入14.节点X还连接到双极晶体管Ql的发射极.晶体 管Ql的集电极和基极连接到接地基准，使得晶体管Ql和Q2的基极 连接在一起，需要OPAMP 12使节点X和Y处的电压相等且穗定.除此之外， 利用OPAMP的PSRR改善使其可广泛应用于带咪电路.在通常应用中， OPAMP只是基本的差分输入运算放大器.然而，为了改善低电压应用 中的PSRR,期望具有高增益、高速度和低偏移(off豕et) OPAMP的良 好性能.这形成了具有更高功芈耗散的更复杂的带隙电路，这种电路 不是很适合用于例如数据转換器的信号处理应用，鉴于前述问題，人们对使用无0PAMP的(OPAMP-less)带味发 生器感兴趣.然而，由于许多原因，这种电路通常不适用于倌号处理 应用。现在参照躅2和3,其分別说明了现有技术中已知的简单的和共射-共基的无@PAMP的攀睐基准电压发生審电珞.在困2中，双极晶体管Ql和Q2如爾1那样连接，其集电极和 基极耦合到接地基准电压.晶体管Ql的发射极通过M0S晶体管Ml和M3(其中Ml为ii沟道器件，M3为p沟道器件)的串联连接的源极-漏极电路连接到基准电压源Vdd.晶体管Ml的栅极连接到晶体管Ml 的漏极.晶体管Q2的发射极通过MOS晶体管M2和M4(其中M2为n 沟道器件，M4为p沟道器件)的串联连接的源极-漏极电路以及串联 连接的电阻器R1，连接到基准电压源Vdd.电阻器R1辆合于晶体管 Q2的发射极与晶体管M2的源极之间.晶体管M4的栅极连接到晶体 管M4的漏极.此外，晶体管M4的栅极连接到晶体管M3的掛极，而 晶体管M2的栅极连接到晶体管Ml的栅极.笫三双极晶体管Q3的集 电极和基极耦合到接地基准电压.晶体管Q3的发射极通过p沟道MOS 晶体管M5的串联连接的源极-漏极电路和电阻器R2,连接到基准电 压源Vdd.电阻器R2耦合于晶体管Q3的发射极和晶体管M5的漏极 之间，在晶体管M5的漏极得到带隙输出电压Vbg。晶体管M5的栅极 连接到晶体管M3和M4的栅极.在困3中，双极晶体管Ql和Q2如困1那样连接，其集电极和 基极耦合到接地基准电压.晶体管Ql的发射极通过MOS晶体管Ml、 Mla、 M3a和M3(其中Ml/Mla为n沟道器件，M3a/M3为p沟道器件) 的串联连接的源极-漏极电路，连接到基准电压源Vdd.晶体管M1的 栅极连接到晶体管Mla和M3a的漏极.晶体管Mla的栅极接收偏置电 压Vb2，晶体管M3&的栅极接收偏置电压Vbl.晶体管Q2的发射极通 过MOS晶体管M2、M2a、M4a和M4(其中M2/M2a为n沟道器件，M4/M4a 为P沟道器件)的串联连接的源极-漏极电路以及串联连接的电阻器 Rl，连接到基准电压源Vdd.电阻器R1辆合于晶体管Q2的发射极与 晶体管M2的源极之间.晶体管M4的栅极连接到晶体管M2a和M4a 的漏极.此外，晶体管M4的栅极连接到晶体管M3的栅极，而晶体管 M2的栅极连接到晶体管Ml的栅极.晶体管M2a的栅极也接收偏置电 压Vb2，晶体管M4a的栅极也接收偏罝电压Vbl.笫三双极晶体管Q3 的集电极和基极耦合到接地基准电压.晶体管Q3的发射极通过p沟 道MOS晶体管M5和M5a的串联连接的源极-漏极电路和电阻器R2， 连接到基准电压源Vdd.电阻器R2耦合于晶体管Q3的发射极和晶体 管M5a的漏极之间，在晶体管M5a的漏极得到带咪输出电压Vbg.晶 体管M5a的栅极也接收偏置电压Vbl.晶体管M5的栅极连接到晶体 管M3和M4的枏极.带眯电压Vbg为(方程1)s 児r其中N为Q2和Q1的纵橫比. 有效PSRR表述为(方程2)尸微=其中厶Vbg和厶Vin分別指带眯基准电压和输入电濂电压Vdd的变化，而Z,na和Zu代表分別从基准到接地节点和到输入电沐电压的有效阻抗.显然，Zu仅为r。s，没有大得足以在困2中实现离的PSRR.田3 中PSRR得到大械提高，因为共射-共基被用于增大从基准电压到输入 电源的阻抗.这种情况下，注意(方程3):还可以采用其他技术改善无0PAMP带咪的PSM，例如调节型級联 (regulated cascade)技术，但是难以实现，即使困2和3的技术中 PSRR高，但是并不是高得足以用于数据转換器或者其他高性能应 用.概言之，已经指出了传统带咪电路设计用于数振转换器和其他 高性能电路的诸多缺点l)OPAMP带咪电路对0PAMP的要求(见困1) 高，且耗散面积增大；以及2)PSRR不是高得足以用于无0PAMP带隙 设计.即使高PSRR的无0PAMP带隙电路也存在缺点，因为其最小电 源电压太高且电路与标准CMOS工艺不兼容。因此需要一种带隙电珞，其克服了前迷缺点且与标准CMOS工艺 兼容.该电珞应该具有高的PSRR和低的漆度系数.该电路优选地应 该是无OPAMP的，以便最小化耗散.该电珞还应该兼容低电源电压。发明内容在一个实施方案中，提供了一种电路，其包括无0MMP的带 味电压发生核心电珞，其连接在已调整电压和接地基准之间并产生输 出带隙电压；以及由电源电压产生已调整电压的电路.在一个方面，产生已调整电压的电路包括可用于穗定该已调整 电压的负反馈回路.在一个方面，产生已调整电压的电路包括连接到被供給该调节 电压的节点的电流源电路，该电流源电路包括可用于镜面反射无 OPAMP的带隙电压发生核心电路的PTAT电流的电流反射镜.在一个实施方案中， 一种电路包括连接在已调螯电压节点和接 地基准节点之间并产生输出带隙电压的无0PAMP的带隙电压发生核 心电路，该核心电路包括第一和笫二双极晶体管，它们的集电极和基 极相互耦合并耦合到接地基准节点；笫一电阻器，具有连接到该第二 双极晶体管的发射极的笫一端并具有笫二端；笫一M0S晶体管，其源 极连接到该笫一双极晶体管的发射极；以及第二MOS晶体管，其源极 连接到该笫一电阻器的笫二端.该电珞还包括在已调整电压节点从 电源电压产生已调整电压的电路；以及笫三M0S晶体管，其栅极连接 到该笫二M0S晶体管的漏极且其漏极连接到该已调整电压节点.在一个实施方案中， 一种电路包括连接在已调整电压节点和接 地基准节点之间并产生输出带眯电压的无0PAMP的带隙电压发生核 心电路.该核心电路包括笫一和笫二双极晶体管，它们的集电极和 基极相互輛合并輛合到接地基准节点；笫一电阻器，具有连接到该笫 二双极晶体管的发射极的笫一端并具有笫二端；笫一M0S晶体管，其 源极连接到该笫一双极晶体管的发射极；以及笫二柳S晶体管，其源 极连接到该笫一电阻器的第二端.该电路还包括在已调整电压节点从 电源电压产生已调整电压的电路，包括輛合成向该已调整电压节点供 給电流的电流源，该电流源镜面反射该无0PAMP的带眯电压发生核心 电路的PTAT电流.附困说明通过结合附鹏进行的下迷详细描迷，可以更彻泉地鑭解本发明 的方法和设备，附闺中困1为使用0PAMP的带咪基准电压发生器的典型爽施的电路困；困2和3分別说明了现有技术中已知的简单的且共射"共基的无 0PAMP带隙基准电压发生器电路；困4为按照本发明实施方案的无0PAMP带睐基准电压发生器电 路的电路困；困5说明了田4的电路的PSRR的棋拟；困6说明了困4的电珞的输入电压调节率(line regulation)的 模拟；困7说明了田4的电路的湿度系数的模拟；以及 困8说明了田4的电珞的瞬态的模拟.具体实施方式
现在参照细4，其中示出了按照本发明实施方案的无OPAMP带隙 基准电压发生器电路的电路闺.双极晶体管Ql和Q2如困1那样连 接，它们的集电极和基极辆合到接地基准电压.晶体管Q1的发射极 通过M0S晶体管M1和M4(其中Ml为n沟道器件，M4为p沟道器件) 的串联连接的源极-漏极电路，连接到已调整电压Vreg,晶体管Ml 的栅极连接到晶体管M1的漏极.晶体管Q2的发射极通过MOS晶体管 M2和M5(其中M2为n沟道器件，M5为p沟道器件)的串联连接的源 极-漏极电路以及串联连接的电阻器R1，连接到已调螯电压Vreg.电 阻器Rl耦合于晶体管Q2的发射极与晶体管M2的源极之间.晶体管 M4的栅极连接到晶体管M2和M5的漏极.M0S晶体管M6为p沟道器件，其源极连接到已调整电压Vreg且 其漏极连接到晶体管M2的源极.晶体管M6的栅极连接到晶体管M4 的栅极以及晶体管M2和M5的漏极.笫三双极晶体管Q3的集电极和基极輛合到接地基准电压.晶体 管Q3的发射极通过n沟道M0S晶体管M3的串联连接的源极-漏极电 路，连接到已调整电压Vreg.晶体管M3的栅极连接到晶体管M4和 M6的裙极以及晶体管M2和M5的漏极.笫四双极晶体管Q4的集电极和基极辆合到接地基准电压.晶体 管Q4的发射极通过p沟道M0S晶体管M8和n沟道鹏S晶体管M9的串联连接的源极-漏极电路，连接到已调螯电压Vreg.晶体管M8的 栅极连接到晶体管M8的漏极，还连接到晶体管M5的搪极.晶体管 M9的枏极连接到晶体管Ml和M2的栅极.第五双极晶体管Q5的集电极和基极耦合到接地基准电压.晶体 管Q5的发射极通过p沟道M0S晶体管M10的串联连接的源极-漏极电 路以及电阻器R2，连接到已调整电压Vreg.电阻器R2耦合于晶体管 Q5的发射极和晶体管M10的漏极之间，在晶体管M10的漏极得到带 味输出电压Vbg,晶体管M10的栅极连接到晶体管M3和M4的枏极.p沟道M0S晶体管Mil的漏极连接到晶体管Ml和M4的漏极，其 源极连接到基准电压源Vdd(该电压未被调整，受到例如开关噪声的 噪声影响).p沟道M0S晶体管M12的源极连接到基准电压源Vdd，并 从其漏极提供已调整电压Vreg.p沟道MOS晶体管M13的沐极连接到 基准电压源Vdd，其栅极连接到其漏极并连接到晶体管M12的栅极. n沟道MOS晶体管M18的漏极连接到晶体管M13的漏极和槺极，其源 极连接到晶体管Q3的发射极和晶体管M3的源极.晶体管M18的栅极 连接到晶体管M1、 M2和M9的栅极.MOS晶体管M14(p沟道)和M17(n沟道)形成反相器.晶体管M14 和M17的栅极(在Vbg输出)连接到晶体管M10的漏极.晶体管M14 的源极连接到基准电压源Vdd，晶体管M17的源极逸接到接地基准. p沟道MOS晶体管15的源极连接到基准电压源Vdd,其漏极连接到其 栅极以及晶体管Mil的栅极.n沟道MOS晶体管M16的漏极连接到晶 体管M15的漏极，且其源极连接到接地基准.晶体管M16的栅极连接 到晶体管M14和M17的漏极.困4的电路在相对宽的頻带上提供了高PSM,以便抑制来自可 能也实现在同一集成电路芯片内的任何其他高速数字电路的噪声.注 意，该电路优选地不使用OPAMP.该电路可以工作于低电源电压和低 功率耗散.该电路工作于内部预调整电源电压Vreg以改善PSRR,该带味电 珞的核心包括两个反積回路，用于使节点A和B处的电压相等， 一个 回路为包括晶体管Ml、 M2和M4的正反镄掛路.另一个回路为包括晶 体管Ml、 M4、 M5、 M8和M9的负反鑽闳路.由包括条体管M3和M5 的主负回路穗定电压Vreg.由晶体管M12供给用于Vreg的电流，该晶体管M12镜面反射流经晶体管M18的PTAT电流.该电路包括由晶 体管Mll、 M14、 M15、 M16和M17组成的起动电路. 该电路如下工作使节点A和B处的电压相等的反锖囬路.如果负反馈回珞的增 益大于正反馈回路的增益，則可以实现节点A和B处的电压相等.如 果S代表晶体管的纵横比(下标数字表示相关的MOS晶体管)，則在稳 定条件下Va-V,， S" S" S，一2:1: 2， I" I" I产2:1: 2.因此g,产g,，-g", 如果V》Vb，則M1、 M2和M9的有效VGS增大，且负反馈将使其稳定. 正回路增益为(方程4):其中rc为节点C处的电阻，rn为节点D处的电阻，r。w为晶体管Q2 的总发射极电阻.负回路增益为(方程5):其中r。9为M9的漏极内看到的电阻，r。w为Q3的发射^L电阻.由于 1/g"《r。，且g禱9一2g"，且A,: As-2:1，則g"一2gw,困此(方程6):对于共基极配置，发射极电阻为(方程7):其中lB'为通过节点E的双极晶体管Q4的发射极电沈.现在 Ib，因此Q2的并联电阻为(方程8):r 2 = W ,1 二,& =r M其中N为Q2与Ql的面积比.比较方程(2)和(6)，对可以得到(方程 9): Av(-)>Av(+),罔此节点A处的电压将等于节点B处的电压.穗定电压Vreg的反镇.Vreg的电压变化由晶体管M4检測，并 产生电流变化.然而，晶体管M2的有效跨导小于晶体管M9的有效跨 导，因此，晶体管M5的电流不同于晶体管M2的电流，且Vc与Vreg 同步变化.因此，Vc被晶体管M3检測并反镇给Vreg以穗定Vreg电 压.假设电压Vreg、 Vc和Vn的增量变化分別为vreg、 vc和vb,因此， 晶体管M4和M8内的增量电流为(方程9和10):考虑到电流反射镜关系，可以得到(方程ll):"=、4罔此(方程12):以及(方程13):<formula>formula see original document page 12</formula>将方程(13)代入方程(12),得到(方程14)<formula>formula see original document page 12</formula>增童变化vc导致电压vreg减小.因此，负反镇迫使Vreg穗定.该 回路增益可以近似写成(方程15):<formula>formula see original document page 13</formula>其中r",为在节点Vreg看到的电阻.晶体管M12、M13和M18镜面反射PTAT电流，并裉椐需要为Vreg 提供电流.带味电压写成(方程16):<formula>formula see original document page 13</formula>对于穗定Vreg，还存在其他貢献，例如通过晶体管M4、 Ml、 M18、 M13 和M12的回路.实际上，当Vdd低时，例如小于值V抑"n(稍后描述)， 則晶体管M3不工作，且穗定电压Vreg的功能主要依賴于通过晶体管 M4、 Ml、 M18、 M13和M12的回路，而不是通过晶体管M3的回路. 该电路具有低电压结构.该电珞的最小电源为(方程17):<formula>formula see original document page 13</formula>假设VwO. 75V， Vt0. 63V, Vtp 0. 52V，并假设Vw V附=Voy" -0.2V,于是V咖"頃2.5V.在图4中，晶体管M3的源板不能接地，因 为节点C的最小电压为(方程18):<formula>formula see original document page 13</formula>然而，如果晶体管M3的源板接地，則节点C的电压将钳位于(方程 19):<formula>formula see original document page 13</formula>因此，该带球核心不能有效地工作.然而，应当注意，当Vdd小于V咖in时该电珞仍然可以工作，罔为即使当晶体管M3不工作，通过晶体管M4、 Ml、 M18、 M13和M12的回路仍可以调节电压Vreg.不 幸的是，在该模式中，PSRR显著下降.对于该低电压结构，要考虑若干因素(l)通过使用竭值更低的 器件，可以实现具有高PSRR的更低电压带咪，以及(2)为了得到具 有宽的带宽的高PSRR,晶体管M3的纵横比必须恰当.高PSRR的机制.不使用OPAMP难以得到高的PSRR.因此，在使 用无OPAMP的电路时，带味核心电路的电源电压使用困4的预调节器 电路是一个合适的选择.通常，预调节器电路由若干二极管組成或者 为齐纳二极管.然而，这些解决方案不适合采用CMOS技术，原因有 两点(l)在CMOS中无法得到浮里二极管，以及(2)二极管预调节器 的温度系数太高.困4的电路采用新的预调节器电路，其再次使用具 有负反债的带隙核心，以如前所述地穗定该调节器的电压.预调节器 的源电流来自PTAT电流.假设vin、 vreg和vo分別为电压Vdd、 Vreg和Vbg的AC部分， 还假设i",和i,n为节点Vreg和晶体管M10的电流的AC部分.則(方 程20):呵k w '》10 v。其中r。u和r",为从节点Vreg至Vdd看到的晶体管M12的电阻以及向 下至接地看到的节点Vreg的电阻.Vreg的变化导致(方程21至24):<formula>formula see original document page 14</formula>将方程(13)和(14)代入方程(21) 一 (24)得到(方程25至27)、10 — 1将方程(25)-(27)代入方程(20)得到(方程28):该方程表明对于提髙PSRR有重要作用的麥数.通过应用下述可以实 现宽带和高PSRR: (l)使用晶体管M3通过放大电压Vc以穗定Vreg, 从而改善PSRR; (2)将晶体管M10的栅极连接到Vc有助于改善PSRR， 因为Vreg和Vc沿相同方向变化且这导致晶体管Ml()的电流变化减 弱；(3)由设计成具有若干负反锖回珞的已调整电压供给该带咪核 心；以及(4)使用无OPAMP实施并通过减小第一极的电阻，实现宽带 PSRR,低温度系数机制，如果预调节器由简单二极管錄构組成，則其 温度系数(TC)将无法接受.为了改善带眯输出电压Vbg的TC，预调 节器的TC必须低.在困4的电路中，PTAT电流反積到预调节器以提 供正温度系数贡献.电压Vreg可以表示成(方程29):KWg = F"必+ FJjs3 + K咖=+ K。" + ~6 ++ Kjy2A2/<其中S代表由下标指定的相关晶体管的纵橫比，L和XP为Q沟道和p 沟道M0S晶体管的跨导参数.因此Vreg的温度系数为(方程30):rf)^g l |2#r , 1 必3 , 1 必6由于I产L"lnN/2R"于是方程(30)变为(方程31):2 +、inW、令dVreg/dT-0;因此(方租32):1 lnW=15.4其中dWdT--l. 5边V/1C，且dVT/dT-0. 086鹏V/1C.为了实现其他更佳的特性以适应该应用，晶体管的参it必须选择成得到低湿度系数而不是零温度系数.例如，N-8, K -80mA/V2， Kp 40jliA/V2， I3-I*-5mA， S3=2, S6 3，且IU-5.4KO.于是 dVreg/dT"0.55mV/C,使用3V的电源电压Vdd以及Vt- - 0. 63V且V" - 0. 52V的MOS器 件，糢拟困4的电路.困5说明了 PSRR的棋拟錄果，表明该电路能 够得到如下Vbg的PSRR:在10Hz时为-93dB,在lO瓤Hz时为-75dB， 在1MHz时为-35dB。圃6说明了输入电压调节率的壤拟结果(Vdd为2V至4V时的牲能为laV/V， Vdd从2V至3. 5V时为0. 3至0. 6边V). 困7说明了温度系数为9卯趣/TC的棋拟结果.田8说朋了瞬态棋拟， 尽管已经在附田中稱迷并在前迷详细描迷中描迷了本发明的方 法和设备的优选实施方案，应该理解，本发明不限于所揭示的实施方 案，在不背离由所附权利要求提出和界定的本发明的精神的情况下， 可以进行许多重新设i、修正和替代.
权利要求
1. 一种电路，包括连接在已调整电压和接地基准之间并产生输出带隙电压的无运算放大器的带隙电压发生核心电路；以及从未调整的电源电压产生该已调整电压的电路。
2. 权利要求l的电路，其中该无运算放大器的带味电压发生核 心电路包括笫一和笫二节点且还包括负反馈回路和正反馈回路，该 负反馈回路和正反傕回路用于使该笫一和笫二节点处的电压相等.
3. 权利要求2的电路，其中该负反锖回路的增益大于该正反馈 回路的增益.
4. 权利要求l的电路，其中产生已调整电压的电路包括可用于 穗定该已调整电压的负反鑽回路.
5. 权利要求4的电路，其中可用于穗定该已调整电压的该负反 馈回路輛合成检測该无运算放大器的带隙电压发生核心电路内的内部电压，该带隙电压发生核心电路跟踪该已调整电压。
6. 权利要求l的电路，其中产生已调整电压的电珞包括连接到 被供给了该已调整电压的节点的电流源电路，该电流源电路包括可 用于镜面反射该无运算放大器的带味电压发生核心电J^的PTAT电流 的电流反射镜.
7. 权利要求l的电路，其中产生已调整电压的电珞包括用于检 測随该已调整电压变化而变化的电压的电路，并反鑽到该已调整电 压，以便穗定该已调整电压.
8. 权利要求7的电路，其中变化的该检測的电压为该无运算放 大器的带咪电压发生核心电路内的内部电压.
9. 一种电路，包括连接在已调整电压节点和接地基准节点之间并产生输豳带隙电压的无运算放大審的带味电压发生核心电路，该核心电路包括 第一和第二双极晶体管，它们的集电极和基极相亙辆合并辆合到该接地基准节点；第一电阻器，具有连接到第二双极晶体管的发射极的第—端并具有第二端；第一M0S晶体管，其濂极连接到该第一双极晶体管的发射极；以及第二M0S晶体管，其源极连接到该第一电阻審的第二端;以及在已调整电压节点处从未调整电源电压产生ei调整电压的电路，其包括第三M0S晶体管，其栅极连接到该第二 M0S晶体管的漏 极且其漏极连接到该已调整电压节点.
10. 权利要求9的电路，还包括第三双极晶体管，其集电极和基 极相互耦合并耦合到接地基准节点，且其发射极连接到该笫三M0S 晶体管的源极.
11. 权利要求9的电路，还包括耦合成向该已调整电压节点供给 电流的电流源
12. 权利要求ll的电路，其中供给到该已调整电压节点的电流 为镜面反射该无运算放大器的带沐电压发生核心电路的PTAT电流的 电流.
13. 权利要求9的电路，其中产生已调整电压的电路包括 笫四MOS晶体管，其輛合到所述未调整电源电压并可用子将电流供给到该已调整电压节点；笫五M0S晶体管，其耦合到所迷未调整电源电压，且其栅极连接 到其漏极并连接到该笫四MOS晶体管的栅极；以及笫六M0S晶体管，其漏极连接到该笫五MOS晶体管的漏极且栅极 连接到所述笫一和笫二 M0S晶体管的栅极.
14. 权利要求13的电路，其中该笫六MOS晶体管的源极连接到 该笫三MOS晶体管的源极.
15. 权利要求9的电路，其中该无运算放大器的带醵电压发生核 心电路还包括负反鑽回路和正反積回路，该负反馈两路和正反馈回 路用于使该笫一和笫二 M0S晶体管的源极的电压相等。
16. —种电路，包括连接在已调整电压节点和接地基准节点之间并产生输出带味电压的无运算放大器的带睐电压发生核心电路，该核心电路包括第一和第二双极晶体管，它们的集电极和基极相互耦合并耦合到该接地基准节点；笫一电阻器，具有连接到该第二双极晶体管的发射极的第一端并 具有笫二端;笫一MOS晶体管，其源极连接到该笫一双极晶体管的发射极；以及笫二M0S晶体管，其源极连接到该笫一电阻審的第二端；以及 在该已调整电压节点处从未调整电源电压产生已调整电压的电 路，其包括耦合成向该已调整电压节点供给电流的电流源，该电流 源镜面反射该无运算放大器的带沐电压发生核心电路的PTAT电流。
17. 权利要求16的电路，其中该电流源为輛合到该未调整电源 电压的笫四MOS晶体管，产生已调整电压的电路包括笫五M0S晶体管，其耦合到该未调整电源电压，且其椐极连接到 其漏极并连接到该笫四MOS晶体管的栅极；以及笫六柳S晶体管，其漏极连接到该笫五M0S晶体管的漏极且枏极 连接到该笫一和笫二MOS晶体管的栅极.
18. 权利要求17的电路，还包括笫三柳S晶体管，其栅极连接 到该笫二MOS晶体管的漏极且其漏极连接到该已调整电压节点.
19. 权利要求18的电路，还包括笫三双极晶体管，其集电极和 基极相互辆合并耦合到该接地基准节点，且其发射极连接到该第三 M0S晶体管的源极.
20. 权利要求18的电路，其中该笫六M0S晶体管的源极连接到 该笫三M0S晶体管的源极.
21. 权利要求16的电路，其中该无运算放大器的带咪电压发生 核心电路还包括负反馈回路和正反馈回路，该负反肇回路和正反馈 回路用于使该笫一和第二MOS晶体管的源极的电压相等.
全文摘要
一种电路，包括连接在已调整电压和接地基准之间以产生输出带隙电压的无OPAMP的带隙电压发生核心电路。预调节器电路从未调整电源电压产生该已调整电压。该预调节器电路包括负反馈回路，可用于稳定该已调整电压；以及电流源，可用于供给用于该已调整电压的电流，该电流源镜面反射该无OPAMP的带隙电压发生核心电路的PTAT电流。该核心电路还包括负反馈回路和正反馈回路，该负反馈回路和正反馈回路用于使该核心内的两个内部电压相等。
文档编号G05F3/28GK101266506SQ20071008861
公开日2008年9月17日 申请日期2007年3月16日 优先权日2007年3月16日
发明者唐顺柏, 邓云飞 申请人:深圳赛意法微电子有限公司