专利名称：高精度电压基准校正电路的利记博彩app
技术领域：
本实用新型涉及MOS集成电路，具体涉及一种高精度电压基准校正电路，该电路主要用来提供精确的基准电压，比如应用于电源管理芯片以及需要提供精确基准电压的芯片和电路。
背景技术：
随着电源技术的快速发展，电源管理芯片显得越来越重要，因而人们对电源管理芯片性能的要求也越来越高。电源管理芯片应用十分广泛，比如PC机、工作站、家用电器、手机、电池、UPS等。大多数电源管理芯片都要求具有高精度的带隙电压基准，由于带隙电压基准易受加工工艺等因素影响，最后得到的带隙电压基准的值往往偏离目标值很多。以往对于这种问题，需要在中测时把大部分偏离基准值比较大的芯片，通过测试筛选出来当做坏片处理。这种处理方式不仅大大增加了芯片的制造成本，而且造成了一定的资源浪费。为了解决这个问题，人们设计了一种校准电路(见图1所示)，中测时通过修调一系列电阻值来校准电压基准值。
如图1所示，Vref1为校准前的电压基准，Vref2为校准后的基准电压，R为电阻，在集成电路中为了减小电阻的相对误差，一般用相同的电阻单元的组合来实现不同的电阻值，如为了得到R/4就用4个阻值为R的电阻并联起来实现。f0、f1、 f2、f3…为熔丝，在芯片测试时，先测量Vref1的值，根据Vref1的值来决定烧断相应的熔丝，从而使Vref2的值接近于目标值。例如当所有熔丝都烧断时Vref2的值为Vref2＝Vref1×(1+1+1/2+1/4+1/8…)但是以上校准电路要实现较高的电压精度十分困难，因为精度每升高一位，所需电阻数量就增加一倍，这样一来会使芯片的成本大大增加。
发明内容
本实用新型提供一种高精度电压基准校正电路，其目的是要解决以往校准电路存在的高精度与电路简单及低成本之间的矛盾，从而以低成本实现高精度校准。
为达到上述目的，本实用新型采用的技术方案是一种高精度电压基准校正电路，由熔丝电路、逻辑电路、数模转换电路、一个校准前的基准电压输入端Vref1以及一个校准后的基准电压输出端Vref2组成，其中熔丝电路由0、1、2、3…n个多路单元并行构成，n为正整数，各路单元均由烧写电路和修调电路构成，其中，修调电路主要由上拉电阻R上与熔丝f0、f1、f2、f3…fn串联对地构成回路，上拉电阻R上与熔丝之间分别引出输出信号A0、A1、A2、A3…An，各烧写电路分别与对应的熔丝f0、f1、f2、f3…fn串联对地构成回路；逻辑电路由逻辑元件连接构成，该逻辑电路设有0、1、2、3…n个输入端，各输入端分别与熔丝电路的输出信号A0、A1、A2、A3…An对应连接，该逻辑电路还设有0、1、2、3…n个输出信号D0、D1、D2、D3…Dn，所述逻辑电路的输入信号与输出信号的逻辑关系如下输出信号D0＝输入信号A0非；输出信号D1＝输入信号A0⊙输入信号A1；输出信号D2＝输入信号A0⊙输入信号A2；输出信号D3＝输入信号A0⊙输入信号A3；……输出信号Dn＝输入信号A0⊙输入信号An；数模转换电路由0、1、2、3…n个多路并行的电子开关电路、倒T型电阻网络和一个运算放大器构成的求和电路组成；各电子开关电路均由两个NMOS开关和一个反相器组成，逻辑电路的输出信号D0、D1、D2、D3…Dn对应接各电子开关电路中的两个NMOS开关栅极，其中，一个NMOS开关的栅极上串联反相器；倒T型电阻网络由阻值R和2R的电阻构成0、1、2、3…n级，其中，各2R网络支路分别接各电子开关电路中的两个NMOS开关的源极B0、B1、B2、B3…Bn，倒T型电阻网络的一端接地，另一端接运算放大器的同相输入端；运算放大器的同相输入端接0路电子开关电路中未串联反相器的NMOS开关漏极和1、2、3…n路电子开关电路中串联反相器的NMOS开关漏极，运算放大器的负相输入端接0路电子开关电路中串联反相器的NMOS开关漏极和1、2、3…n路电子开关电路中未串联反相器的NMOS开关漏极；运算放大器的负相输入端与输出端之间串联电阻构成负反馈，校准前的基准电压输入端Vref1接运算放大器的同相输入端，运算放大器的输出端作为校准后的基准电压输出端Vref2。
上述技术方案中的有关内容解释如下1、上述方案中，n一般≤12。
2、上述方案中，所述烧写电路为针对金属熔丝设置两个电接探点，每个电接探点由开设窗口的金属层构成，两个电接探点的金属层分别通过连线与金属熔丝的两端电连接。
3、本实用新型原理参见图2所示，具体说明如下(1)、熔丝电路图3为本方案熔丝电路原理图，其中，R上为上拉电阻，f0、f1、f2、f3、f4、f5、f6…fn为熔丝，一端接地，另一端接电阻R上，在熔丝两边做上电接探点(PAD)，只要在相应的熔丝两边电接探点(PAD)上加上合适的电流脉冲就可以烧断熔丝从而使A端由原来的低电平0变为高电平1，比如，在熔丝f0两端加电流脉冲烧断f0，则A0端由低电平0变为高电平1。
(2)、逻辑电路逻辑电路的输入信号为熔丝电路的输出信号A0、A1、A2、A3、A4、A5、A6…An，而逻辑电路的输出信号为D0、D1、D2、D3、D4、D5、D6…Dn，逻辑关系如下所示DO=AO‾]]>D1＝A0⊙A1D2＝A0⊙A2D3＝A0⊙A3D4＝A0⊙A4D5＝A0⊙A5D6＝A0⊙A6……Dn＝A0⊙An(3)、数模转换电路由图4所示，因为图中的运算放大器接成负反馈的形式，根据运放虚短路的特性有运放的同相输入端电压(V+)等于负相输入端电压(V-)，即V+＝V-＝Vref1。不论接B(B0、B1、B2、B3、B4、B5、B6…Bn)点的哪个NMOS开关打开都有B(B0、B1、B2、B3、B4、B5、B6…Bn)点的电压VB＝V+＝V-＝Vref1，则Bn和V+到Cn点的等效电阻为2R//2R(2R并联2R)即为R，同理Bn-1和Cn(Bn、V+等效到Cn点的等效电阻)到Cn-1点的等效电阻也为2R//2R，即为R，依次类推，最后C2点和B1点到C1的等效电阻也为R，该等效电阻又串一电阻到地，则C1到地的电流I为Vref1/2R，该电流由两路电流构成，一路由B1到C1的电流IB1C1大小为(1/2)I，另一路由C2到C1的电流IC2C1大小为(1/2)I，同理可得IB2C2＝(1/4)I；IB3C3＝(1/8)I；IB4C4＝(1/16)I；IB5C5＝(1/32)I；IB6C6＝(1/64)I；…IBnCn＝(1/2n)I；设流过Vref2到V-的反馈电阻(R/R)的电流为I-，D0、D1、D2、D3、D4、D5、D6…Dn为逻辑电路的输出信号，当D0＝0时，连接B0的右端NMOS打开，B0接V-，从而I-增加了I(I＝Vref1/2R)，当D0＝1时连接B0的左端NMOS打开，B0接V+，当D1＝0时，连接B1的右端NMOS打开，B1接V+，当D1＝1时连接B1的左端NMOS打开，B1接V-，从而I-增加(1/2)I，同理有Dn＝0时，Bn接V+(n≥1)Dn＝1时，Bn接V-，I-增加(1/2n)I(n≥1)不同的D0、D1、D2、D3、D4、D5、D6…Dn组合可以得到不同I-，则Vref2的电压为Vref2=V-+I-×(R//R)]]>=(V+)+I-×(1/2)R]]>=Vref1+I-×(1/2)R]]>=Vref1+[I+DO‾I+D1(1/2)I+D2(1/4)I+D3(1/8)I+...+Dn(1/2n)I]]]>×(1/2)R]]>=Vref1+I[1+DO‾+D1(1/2)+D2(1/4)+D3(1/8)+...+Dn(1/2n)]×]]>(1/2)R]]>=Vref1+(Vref1/2R)×[1+DO‾+D1(1/2)+D2(1/4)+D3(1/8)+...]]>+Dn(1/2n)]×(1/2)R]]>=Vref1+(Vref1/2)×[1+DO‾+D1(1/2)+D2(1/4)+D3(1/8)+...+Dn(1/2n)]]]>×(1/2)]]>=Vref1+(Vref1/4)×[1+DO‾+D1(1/2)+D2(1/4)+D3(1/8)+...+Dn(1/2n)]]]>=(5/4)Vref1+(Vref1/4)×[DO‾+D1(1/2)+D2(1/4)+D3(1/8)+...]]>+DN(1/2n)]]]>
(n为大于0的整数)…………①在芯片测试时，先测量Vref2的值，这时A0、A1、A2、A3…An全为低电平0，代入式①得Vref2＝(5/4)Vref1+(1/4)(Vref1)(1/2+1/4+1/8+…+1/2n).....②把测得的Vref2的值代入式②得到原始的Vref1的值，假设目标值为V1，把V1和原始的Vref1值代入式①就可以得到使Vref2最接近目标值的一组A0、A1、A2、A3…An的值，根据A0、A1、A2、A3…An的值就可以确定需不需烧熔丝、烧哪几个熔丝。然后在相应的熔丝两端PAD上加上合适的电流脉冲烧断熔丝就可以得到校准后的基准电压，根据不同的精度需求n可取不同的值。
总之，本方案通过烧写熔丝电路输出校准的控制信号，经过逻辑电路处理后作为D/A的数字输入信号，再通过由电子开关电路、倒T型电阻网络和一个运算放大器构成的求和电路组成数模转换电路，以校准前的电压基准作为D/A的参考电压，D/A的输出是校准后的电压基准。
由于上述技术方案运用，本实用新型与现有技术相比具有下列优点1、本实用新型准确性高、精度高且只要增加少量电路就可以提高校准范围及精度。
2、本实用新型构思巧妙，较好的解决了以往校准电路存在的高精度与电路简单及低成本之间的矛盾，从而获得了以低成本实现高精度的效果。
附图1为现有校正电路原理图；附图2为本实用新型电路原理框图；附图3为本实用新型熔丝电路原理图；附图4为本实用新型数模转换电路图；附图5为本实用新型实施例电路图。
具体实施方式
以下结合附图及实施例对本实用新型作进一步描述实施例参见图5所示，一种高精度电压基准校正电路，由熔丝电路、逻辑电路、数模转换电路、一个校准前的基准电压输入端Vref1以及一个校准后的基准电压输出端Vref2组成，其中熔丝电路由七个多路单元0、1、2、3、4、5、6并行构成，各路单元均由烧写电路和修调电路构成，其中，修调电路主要由电流源与熔丝f0、f1、f2、f3、f4、f5、f6串联对地构成回路，Vbias为电流源电路中NMOS提供偏置，各路单元分别引出输出信号A0、A1、A2、A3、A4、A5、A6，各烧写电路分别为对应各熔丝f0、f1、f2、f3、f4、f5、f6两端所设置的电接探点(PAD)(图中未画出)。
逻辑电路由一组反相器和一组同或门逻辑元件连接构成，该逻辑电路的各输入端分别与熔丝电路的输出信号A0、A1、A2、A3、A4、A5、A6对应连接，该逻辑电路设有0、1、2、3、4、5、6个输出信号D0、D1、D2、D3、D4、D5、D6，所述逻辑电路的输入信号与输出信号的逻辑关系如下输出信号D0＝输入信号A0非；输出信号D1＝输入信号A0⊙输入信号A1；输出信号D2＝输入信号A0⊙输入信号A2；输出信号D3＝输入信号A0⊙输入信号A3；输出信号D4＝输入信号A0⊙输入信号A4；输出信号D5＝输入信号A0⊙输入信号A5；输出信号D6＝输入信号A0⊙输入信号A6；数模转换电路由0、1、2、3、4、5、6个多路并行的电子开关电路、倒T型电阻网络和一个运算放大器构成的求和电路组成；各电子开关电路均由两个NMOS开关和一个反相器组成，逻辑电路的输出信号D0、D1、D2、D3、D4、D5、D6对应接各电子开关电路中的两个NMOS开关栅极，其中，一个NMOS开关的栅极上串联反相器；倒T型电阻网络由阻值R和2R的电阻构成0、1、2、3、4、5、6级，其中，各2R网络支路分别接各电子开关电路中的两个NMOS开关的源极B0、B1、B2、B3、B4、B5、B6，倒T型电阻网络的一端接地，另一端接运算放大器的同相输入端；运算放大器的同相输入端接0路电子开关电路中未串联反相器的NMOS开关漏极和1、2、3、4、5、6路电子开关电路中串联反相器的NMOS开关漏极，运算放大器的负相输入端接0路电子开关电路中串联反相器的NMOS开关漏极和1、2、3、4、5、6路电子开关电路中未串联反相器的NMOS开关漏极；运算放大器的负相输入端与输出端之间串联电阻构成负反馈，校准前的基准电压输入端Vref1接运算放大器的同相输入端，运算放大器的输出端作为校准后的基准电压输出端Vref2。
Vbias为图中基准修调电路的电流镜提供偏置，通过熔丝烧写，A0、A1、A2、A3、A4、A5、A6的值由f0、f1、f2、f3、f4、f5、f6是否烧断决定，如f0烧断则A0为高电平1，f1不烧则A1为低电平0。A0通过一个反相器得到D0，A1、A2、A3、A4、A5、A6分别通过一个反相器接到同或门的一个输入端，同或门的另一个输入端接D0，相应的同或门输出接到D1、D2、D3、D4、D5、D6，然后D0、D1、D2、D3、D4、D5、D6通过相应的反相器分别控制连接B0、B1、B2、B3、B4、B5、B6的NMOS开关。D0、D1、D2、D3、D4、D5、D6作为D/A的数字输入端，Vref1为校准前的电压基准作为D/A的参考电压。在芯片测试时，先测量Vref2的值，这时A0、A1、A2、A3、A4、A5、A6全为低电平0，代入式①得Vref2＝(5/4)Vref1+(1/4)(Vref1)(1/2+1/4+1/8+1/16+1/32+1/64)把Vref2的值代入上式得到原始的Vref1的值，假设目标值为V1，把V1和原始的Vref1值代入式①就可以得到使Vref2最接近目标值的一组A0、A1、A2、A3、A4、A5、A6的值，根据A0、A1、A2、A3、A4、A5、A6的值就可以确定需不需烧熔丝、烧哪几个熔丝。然后在相应的熔丝两端PAD上加上合适的电流脉冲烧断熔丝就可以得到校准后的基准电压。
根据以上分析可得下表其中f0～f6“1”表示烧断对应的熔丝，“0”表示不烧对应的熔丝Vref2为原始测试值，f0～f6为需要修调的熔丝。
上述实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据以实施，并不能以此限制本实用新型的保护范围。凡根据本实用新型精神实质所作的等效变化或修饰，都应涵盖在本实用新型的保护范围之内。
权利要求1.一种高精度电压基准校正电路，其特征在于由熔丝电路、逻辑电路、数模转换电路、一个校准前的基准电压输入端[Vref1]以及一个校准后的基准电压输出端[Vref2]组成，其中熔丝电路由0、1、2、3...n个多路单元并行构成，n为正整数，各路单元均由烧写电路和修调电路构成，其中，修调电路主要由上拉电阻[R上]与熔丝[f0、f1、f2、f3...fn]串联对地构成回路，上拉电阻[R上]与熔丝之间分别引出输出信号[A0、A1、A2、A3...An]，各烧写电路分别与对应的熔丝[f0、f1、f2、f3...fn]串联对地构成回路；逻辑电路由逻辑元件连接构成，该逻辑电路设有0、1、2、3...n个输入端，各输入端分别与熔丝电路的输出信号[A0、A1、A2、A3...An]对应连接，该逻辑电路还设有0、1、2、3...n个输出信号[D0、D1、D2、D3...Dn]，所述逻辑电路的输入信号与输出信号的逻辑关系如下输出信号[D0]＝输入信号[A0]非；输出信号[D1]＝输入信号[A0]⊙输入信号[A1]；输出信号[D2]＝输入信号[A0]⊙输入信号[A2]；输出信号[D3]＝输入信号[A0]⊙输入信号[A3]；输出信号[Dn]＝输入信号[A0]⊙输入信号[An]；数模转换电路由0、1、2、3...n个多路并行的电子开关电路、倒T型电阻网络和一个运算放大器构成的求和电路组成；各电子开关电路均由两个NMOS开关和一个反相器组成，逻辑电路的输出信号[D0、D1、D2、D3...Dn]对应接各电子开关电路中的两个NMOS开关栅极，其中，一个NMOS开关的栅极上串联反相器；倒T型电阻网络由阻值R和2R的电阻构成0、1、2、3...n级，其中，各2R网络支路分别接各电子开关电路中的两个NMOS开关的源极[B0、B1、B2、B3...Bn]，倒T型电阻网络的一端接地，另一端接运算放大器的同相输入端；运算放大器的同相输入端接0路电子开关电路中未串联反相器的NMOS开关漏极和1、2、3...n路电子开关电路中串联反相器的NMOS开关漏极，运算放大器的负相输入端接0路电子开关电路中串联反相器的NMOS开关漏极和1、2、3...n路电子开关电路中未串联反相器的NMOS开关漏极；运算放大器的负相输入端与输出端之间串联电阻构成负反馈，校准前的基准电压输入端[Vref1]接运算放大器的同相输入端，运算放大器的输出端作为校准后的基准电压输出端[Vref2]。
2.根据权利要求1所述的高精度电压基准校正电路，其特征在于n≤12。
3.根据权利要求1所述的高精度电压基准校正电路，其特征在于所述烧写电路为针对金属熔丝设置两个电接探点，每个电接探点由开设窗口的金属层构成，两个电接探点的金属层分别通过连线与金属熔丝的两端电连接。
专利摘要一种高精度电压基准校正电路，由熔丝电路、逻辑电路、数模转换电路组成，其中熔丝电路由0、1、2、3…n个多路单元并行构成，n为正整数，各路单元均由烧写电路和修调电路构成；逻辑电路由逻辑元件连接构成，逻辑电路的各输入端分别与熔丝电路的各输出信号对应连接，逻辑电路的输入信号A与输出信号D的逻辑关系如下D0＝A0；D1＝A0⊙A1；D2＝A0⊙A2；D3＝A0⊙A3…Dn＝A0⊙An；数模转换电路由0、1、2、3…n个多路并行的电子开关电路、倒T型电阻网络和一个运算放大器构成的求和电路组成，校准前的基准电压输入端Vref1接运算放大器的同相输入端，运算放大器的输出端作为校准后的基准电压输出端Vref2。本实用新型构思巧妙，较好的解决了以往校准电路存在的高精度与电路简单及低成本之间的矛盾，从而获得了以低成本实现高精度的效果。
文档编号G05F3/08GK2916724SQ20062007313
公开日2007年6月27日 申请日期2006年4月27日 优先权日2006年4月27日
发明者石万文, 谢卫国, 袁翔, 江石根 申请人:苏州市华芯微电子有限公司